LDO電路paper看到的一些問題！

ziv0819

4 p7 q/ V8 A' o2 t: v2 `% I6 I
$ d& s5 a4 [( @! s這部份是說明esr補償的部份！
有些東西我看不懂想請問各位大大！感謝！
1 g; F! b$ |, I6 aThe incomplete pole-zero cancellation may
+ v; L* s" Y' C. C+ llead to instability of the LDO in the worst condition. Small
pole-zero frequency mismatch within the unity-gain frequency
2 n7 M6 @. l8 bcan  degrade  the  quasi-linear  transient  settling  behavior  [6],
2 R+ A0 j2 b- z7 [[7] of the LDO upon load switching. Even worse, if the ESR
  y1 M: f8 n* G+ y' e! d  |3 Lzero  approach  is  adopted,  the  resistor  leads  to  large  output
overshoots and undershoots during massive load-current step
; i" w( A8 h1 M0 |) y: B* [  Pchanges especially when a low-value output capacitor of
micro-farad range is used.

. i2 {/ K+ E6 Z6 q! ]8 P' D我自已想這段話大楖是說明
/ E- V& w: u, a! @. f! i若是esr補償點跑掉的話
在esr電容較小的情況下~
輸出的暫態電壓反而會因為esr補償的電阻而產生大的跳動
(overshoots and undershoots指的是跳動吧？？)
不知道這樣是不是正確的意思？？
另外紅色字體部份有大大可以幫我翻譯一下嗎？？
不太懂紅色字體正確的含義是什麼？？感恩！
6 g: _- v: g+ k
/ Y- |, [* j2 Q& W另外想問一下~如果本文真的是我想的這樣的話！
有大大可以告訴我為什麼esr電阻會讓跳動變大嗎？
是否有paper在說明這個部份的原理？
這個現象有什麼特殊的名詞嗎？？謝謝！

billlin

是指一般設計者會用一個zero去抵消一個pole,而使PhaseMargin變足夠,
但如果這個pole與zero都是在unity-gain-freq內的話(一般設計情況都是這樣),
; e1 F; y/ Z. _# u2 p7 h5 A由於zero不可能跟pole很精確的抵銷,
3 g6 s! z* ]' B1 B6 `0 c7 }所以會造成pole-zero doublet,(有量化的公式,可以goolge)
9 ]3 p% G! i* E" c7 Z' j7 q這樣會使Transient time變長,
7 W# ?+ V1 j8 k4 U( ~即使設計的LDO單位頻寬是很寬的.
6 V3 {" |9 p4 E令一個是ESR zero在Load transient時.會造成壓降與呀昇
可參考attatched file

ziv0819

原來有這麼多東西是我還不懂的！
+ R$ N% }0 t: V) r看來還需要再多多找尋這些東西的相關data
. a# ^7 A/ T# W: M8 r- Q另外~大大所提的ESR zero在Load transient時.會造成壓降與壓昇
是在講義的第幾頁？？感謝您!!

billlin

想像一個電容上面串一個ESR電阻再到LDO的輸出端的情況下
當LDO要由輕載到重載時時,LDO因為頻寬的關係沒辦法立刻反應並提供電流給負載
這段時間,將由電容提供電流給負載,若電容有ESR的話,電容電流先流出ESR電阻
7 A+ z0 E% W0 {8 q再流到負載,此時ESR電阻會有一個壓降. V=I(load)XESR.輸出端電壓將由原來
的電壓,降一個V.
當LDO由重載到輕載時,LDO因為頻寬的關係沒辦法立刻反應並不要提供電流給負載
這段時間,LDO電流將流到電容,給電容充電,若電容有ESR的話,電流先流進ESR電阻
& C) G* Z0 f) h# \3 M再流入電容,此時ESR電阻會有一個壓昇. V=I(load)XESR,輸出端電壓將由原來
的電壓,昇一個V.
: i& [+ n$ U8 ]4 U$ j$ d. p7 I: w這個大蓋就是attatched file裡面的Vesr電壓的來由

ziv0819

哇~~太清楚了~這樣一講我就有了解了！
感謝大大的幫忙！
& ~9 K$ `: R7 j! I# [  V8 o這樣我省了好多時間喔！
果然給會的人一點就通~
, P; _: w0 J0 _1 E( c自己查資料需要比較多的時間！

stevenyng88

最近也正在考慮作LDO，不知發展為何?

ziv0819

你指的發展若是指個人研究這個題目對未來發展的話
我可以說這是很好的類比電路的題目
目前ldo的重點我覺的是補償的方式
+ @1 G6 V9 f- }" y* \! B所以若補償方式都很上手的話
: g" @& b  i5 c  c未來轉其它的類比電路都會很容易就可以上手！
有錯請指教！謝謝！

tepiwang

學習 學習  !!!!
; t3 L- N( H5 k. X2 J粉多東西都給他忘記了, 趁這個機會給他複習一下 !!

popfly51

很不错，学习了。。。。

xu_qicheng

学习学习 灰常的谢谢了

robin0338

感謝  學習了!!資料也很好

shafon

不錯的思考...學到新東西  
( a7 y: m, W7 @3 G0 }5 Y謝謝...

tq01qaz

下來看看，
不知可以不

sachiel

很棒的資訊，感謝分享

hoodlum

有關pole-zero doublet 跟系統暫態行為的分析
附檔中的文件有不錯的說明
5 {5 m% l0 X' O* h, J) \+ V; q大意是說若這個double的位置在高頻
; h2 A: x5 F6 A" d0 L. g2 b則暫態時間較短, 但會有較大的voltage error
% }4 S: T1 o! F若這個doublet 的位置在低頻
3 ^" z7 e8 L  F: s2 M則暫態時間長, 但其voltage error 會比較小

Jei

最近也在看這篇，學習學習!

shennShen@G

高手雲集,學習中!!
' m" a" {% j5 [& X3 K3 T1 i0 g! |希望自己也能早點弄熟

engineer

哈哈，這個討論串讓偶獲益良多，甘溫啦！

grant7163

感謝大大分享喔!
) g5 \$ S8 y/ i6 J感謝大大分享喔!