LDO電路paper看到的一些問題！

ziv0819

1 p( }. V' I5 w7 {; V
這部份是說明esr補償的部份！
# G2 ^5 V# M* G有些東西我看不懂想請問各位大大！感謝！
The incomplete pole-zero cancellation may
2 M/ L' s7 i! K  O. T1 ilead to instability of the LDO in the worst condition. Small
pole-zero frequency mismatch within the unity-gain frequency
8 W/ Z5 {' E3 K0 \- k. u3 W" bcan  degrade  the  quasi-linear  transient  settling  behavior  [6],
[7] of the LDO upon load switching. Even worse, if the ESR
zero  approach  is  adopted,  the  resistor  leads  to  large  output
overshoots and undershoots during massive load-current step
changes especially when a low-value output capacitor of
micro-farad range is used.

1 f  j+ y" d: @0 g  K6 h& H我自已想這段話大楖是說明
若是esr補償點跑掉的話
  o: W4 F% b% ~! ^在esr電容較小的情況下~
, D* J+ |# u, u% \輸出的暫態電壓反而會因為esr補償的電阻而產生大的跳動
(overshoots and undershoots指的是跳動吧？？)
不知道這樣是不是正確的意思？？
* I7 H( `$ w# {, a8 O1 ?另外紅色字體部份有大大可以幫我翻譯一下嗎？？
不太懂紅色字體正確的含義是什麼？？感恩！
! x0 i# Q$ I0 n
; R, b6 D9 v( ~* t' G  c/ J4 _6 N& W另外想問一下~如果本文真的是我想的這樣的話！
5 G: k) j( m. j4 o& q有大大可以告訴我為什麼esr電阻會讓跳動變大嗎？
  X6 w) R/ p7 }是否有paper在說明這個部份的原理？
, c  B" X. r/ n9 k- w( P. p8 w這個現象有什麼特殊的名詞嗎？？謝謝！

billlin

是指一般設計者會用一個zero去抵消一個pole,而使PhaseMargin變足夠,
但如果這個pole與zero都是在unity-gain-freq內的話(一般設計情況都是這樣),
* S5 L1 j6 n5 V2 c6 k! [% A5 U& q由於zero不可能跟pole很精確的抵銷,
所以會造成pole-zero doublet,(有量化的公式,可以goolge)
& E- P# z# a  _( A, d0 J' L這樣會使Transient time變長,
9 D; {0 s" Q. f, V& Z* }  s% `. L+ O即使設計的LDO單位頻寬是很寬的.
令一個是ESR zero在Load transient時.會造成壓降與呀昇
可參考attatched file

ziv0819

原來有這麼多東西是我還不懂的！
看來還需要再多多找尋這些東西的相關data
. \+ ~3 H9 N6 @+ ?7 x( @另外~大大所提的ESR zero在Load transient時.會造成壓降與壓昇
是在講義的第幾頁？？感謝您!!

billlin

想像一個電容上面串一個ESR電阻再到LDO的輸出端的情況下
0 C4 {5 D/ s7 N$ Z當LDO要由輕載到重載時時,LDO因為頻寬的關係沒辦法立刻反應並提供電流給負載
. u/ F: n( Q4 C( n這段時間,將由電容提供電流給負載,若電容有ESR的話,電容電流先流出ESR電阻
2 l1 g2 d6 {$ n/ Y0 Q3 p2 A& x& p7 \再流到負載,此時ESR電阻會有一個壓降. V=I(load)XESR.輸出端電壓將由原來
- b: u5 y* E7 _0 h的電壓,降一個V.
當LDO由重載到輕載時,LDO因為頻寬的關係沒辦法立刻反應並不要提供電流給負載
這段時間,LDO電流將流到電容,給電容充電,若電容有ESR的話,電流先流進ESR電阻
再流入電容,此時ESR電阻會有一個壓昇. V=I(load)XESR,輸出端電壓將由原來
的電壓,昇一個V.
- L2 r* _7 x1 n1 X! t" }( l這個大蓋就是attatched file裡面的Vesr電壓的來由

ziv0819

哇~~太清楚了~這樣一講我就有了解了！
感謝大大的幫忙！
這樣我省了好多時間喔！
! C  g4 ?! O2 c1 a8 S* M% R果然給會的人一點就通~
9 `" D: i9 n& ?6 z! a4 h自己查資料需要比較多的時間！

stevenyng88

最近也正在考慮作LDO，不知發展為何?

ziv0819

你指的發展若是指個人研究這個題目對未來發展的話
. w4 Y" B, x- P5 f# F& ~8 V: C我可以說這是很好的類比電路的題目
4 M" U; m' o  \目前ldo的重點我覺的是補償的方式
' R& q; y' c& y  a所以若補償方式都很上手的話
: Z! f. C( ^1 d. @4 _5 H未來轉其它的類比電路都會很容易就可以上手！
$ q, ~! b' e5 Y* ]有錯請指教！謝謝！

tepiwang

學習 學習  !!!!
# \. R$ E9 I3 i" h+ ~粉多東西都給他忘記了, 趁這個機會給他複習一下 !!

popfly51

很不错，学习了。。。。

xu_qicheng

学习学习 灰常的谢谢了

robin0338

感謝  學習了!!資料也很好

shafon

不錯的思考...學到新東西  
  b3 Q! V# r$ K* H* N" s( c謝謝...

tq01qaz

下來看看，
& Z+ K' S0 A$ P% o0 [, c不知可以不

sachiel

很棒的資訊，感謝分享

hoodlum

有關pole-zero doublet 跟系統暫態行為的分析
) M+ f$ P  t) z6 f2 ?8 o+ s; t附檔中的文件有不錯的說明
7 l. o7 p- o. _; L大意是說若這個double的位置在高頻
則暫態時間較短, 但會有較大的voltage error
若這個doublet 的位置在低頻
則暫態時間長, 但其voltage error 會比較小

Jei

最近也在看這篇，學習學習!

shennShen@G

高手雲集,學習中!!
希望自己也能早點弄熟

engineer

哈哈，這個討論串讓偶獲益良多，甘溫啦！

grant7163

感謝大大分享喔!
$ C2 a! Q: L  y- v$ ], G* M3 j6 E感謝大大分享喔!