verilog clock generator question

jyunwei

Hi
6 h: q# R% a9 H$ [2 w
$ h  v3 u& B& h8 m& \% {My clock generator is as follow
- d" ]4 O. |- F5 C5 `' `* V4 x- ~# g
`timescale 1ns/10ps
" B+ t8 k' i- Y6 O
`define period 15
- N5 U6 B4 {( V  J, ^
module test();
/ W7 I+ m6 x( j4 U/ r- _) c$ Oreg clk;

5 e  P; m* N  u/ M/ \initial begin
clk = 0;
forever #(`period/2) clk = ~clk;
end


. s" |$ T- j* t) |  Z* pBut i check the waveform the clock period is always 14ns.
' x2 U! Q) J* }- E' N& a
Could anyone help me the question ?

Thanks
0 e$ `/ j( x2 s9 L8 i8 f' D. y
" q: y7 L9 x) R( ]) o0 |endmodule

card_4_girt

4 r6 U* c& P5 \  Y! Wverilog好像不能這麼做
4 z! T( V% m( M  L因為你的period = 15
當使用period/2時，他也只能取最接近整數
, h5 ]0 y8 D" U% Q所以就會造成你說的這個現象(period/2 = 7而不是7.5)

網路上是有人做過週期2N+1的波形
$ i$ G; t# r9 s建議你先去爬文看看
這種半週期N+1/2因為含有半整數1/2的部分，要事先做處理
. f( p5 p( h9 F1 b0 z9 s; ]
! T/ o, j+ S1 M/ @+ m或是就乾脆改程period=14也比較簡單
2 k0 U$ w9 C; [& T- Z, e: k  \
( f. P- L& F1 W; d# a* D; U; X( d3 ^不知大大有何理由一定要讓period=15不可？

card_4_girt

抱歉！
" H8 e5 d- O. z7 k+ D1 r5 y  H我好像誤解了你的問題
真正原因應該是x/2的分母是整數，所以結果也會是個整數
4 B, N4 T: h, g! X! ~4 c剛跑個例子試過
& }7 \# r  U/ b; s也許應該要改成
  w6 R/ o4 A! oforever #(period/2.0) clk = ~clk;
或
& t& F; h# f& m1 Y6 |2 i& @forever #(0.5*period) clk = ~clk;

0 I6 Z1 s( c6 O5 u不過精準度應該調到100ps就可以了，不用10ps
也就是 `timescale 1ns/100ps
# C, A! k1 C: J8 Z0 F) A" H
! }; j: i  U0 X2 l7 h如果還是沒辦法解決，就去找看看怎麼定義半整數，或是就乾脆改成period/2是整數的格式