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我回答一下有關於LVS check
- t9 I8 e* ^! I: g) wLVS check是檢查電路與layout兩者的差異, P- u1 P' g" A0 U5 c+ M8 \
如一: 電路中有一NMOS,W=5.05um,L=0.88um,而你在layout上故意畫個畫了一個NMOS,W=5.04um,L=0.88um,讓W少了0.01um,所以你在作LVS check時,就會出現電路和layout的size不符的錯誤訊息+ p7 V( k4 o, H4 u3 l% T( d: S: C, Z
如二:原本電路上有一條線是要接到vdd,但你在layout上卻把它接到gnd,故而在作LVS check時也會出現電路和layout不符的錯誤訊息: Q! ^; [0 S! L- P+ `
因為layout是要畫出電路上的元件與各個接點接法,一旦layout並沒有完全畫出電路該有的接法與元件大小,那在作LVS check時就會出現錯誤訊息
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所以,在畫layout時,一般的作法都是先畫一個小電路,然後作LVS check,確保小電路的LVS沒問題,然後再繼續畫其他的小電路7 O4 o- T" [: s: L1 @" L0 E
如此一來,在作整個大電路的LVS check時,比較不會出現找不到LVS錯誤的地方在那4 }6 m& ]4 a. Y. L' \1 {( |
當然.這是經驗談) v9 H% T0 V' {( u# D
試想一下,你要在50個元件的layout中找出一個LVS error,和如果你要在100個元件中的layout中要找出一個LVS error,那一個比較容易些
/ y& ~: R! p' h' K) G& f: Y所以,一個很大的電路layout,通常LVS check會切割成好幾個小電路的LVS check,等到每個小電路的LVS都過了之後,再作完整電路的LVS check |
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