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我回答一下有關於LVS check- y. r% X1 k$ Y) D
LVS check是檢查電路與layout兩者的差異4 g! G; V, h! E
如一: 電路中有一NMOS,W=5.05um,L=0.88um,而你在layout上故意畫個畫了一個NMOS,W=5.04um,L=0.88um,讓W少了0.01um,所以你在作LVS check時,就會出現電路和layout的size不符的錯誤訊息
5 d& {! o( ], }! N如二:原本電路上有一條線是要接到vdd,但你在layout上卻把它接到gnd,故而在作LVS check時也會出現電路和layout不符的錯誤訊息
* _7 G9 Z) W" X( I1 M因為layout是要畫出電路上的元件與各個接點接法,一旦layout並沒有完全畫出電路該有的接法與元件大小,那在作LVS check時就會出現錯誤訊息
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所以,在畫layout時,一般的作法都是先畫一個小電路,然後作LVS check,確保小電路的LVS沒問題,然後再繼續畫其他的小電路" Z) l1 `& S( g+ O; o+ \5 {
如此一來,在作整個大電路的LVS check時,比較不會出現找不到LVS錯誤的地方在那
. i g. D9 I; Z {1 ?6 G- ^當然.這是經驗談
4 x0 ~0 m0 g! b! I7 z. p0 `4 w試想一下,你要在50個元件的layout中找出一個LVS error,和如果你要在100個元件中的layout中要找出一個LVS error,那一個比較容易些- A8 E3 B( g8 X1 f
所以,一個很大的電路layout,通常LVS check會切割成好幾個小電路的LVS check,等到每個小電路的LVS都過了之後,再作完整電路的LVS check |
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