LDO電路paper看到的一些問題！

ziv0819

$ b( U: B( E# {8 ^
這部份是說明esr補償的部份！
有些東西我看不懂想請問各位大大！感謝！
The incomplete pole-zero cancellation may
7 l) G3 _" |) g/ E6 s1 L  vlead to instability of the LDO in the worst condition. Small
pole-zero frequency mismatch within the unity-gain frequency
can  degrade  the  quasi-linear  transient  settling  behavior  [6],
  E( L7 r( k9 t4 V! m. P) @+ K6 t[7] of the LDO upon load switching. Even worse, if the ESR
6 p/ k' M% e' u. mzero  approach  is  adopted,  the  resistor  leads  to  large  output
) g! m% \' i+ r4 L$ y. ^overshoots and undershoots during massive load-current step
$ w; \. P) E. S: x& Ichanges especially when a low-value output capacitor of
micro-farad range is used.
0 v" U, T: W/ ^, g$ r4 J
我自已想這段話大楖是說明
若是esr補償點跑掉的話
* E: e2 Q0 {; s  d3 w4 z在esr電容較小的情況下~
# T$ ], D; D( A) t. \- K1 C) S輸出的暫態電壓反而會因為esr補償的電阻而產生大的跳動
* E5 r+ {- P& x: m0 J7 G(overshoots and undershoots指的是跳動吧？？)
不知道這樣是不是正確的意思？？
/ X6 _, O& w. H( o另外紅色字體部份有大大可以幫我翻譯一下嗎？？
% z, m7 C6 Z. R6 N不太懂紅色字體正確的含義是什麼？？感恩！
) C7 X  J" |8 a0 c& m! q
6 v) }5 G% K9 \另外想問一下~如果本文真的是我想的這樣的話！
有大大可以告訴我為什麼esr電阻會讓跳動變大嗎？
8 |3 r5 b1 T  j& A是否有paper在說明這個部份的原理？
# x; {; b# L: S& \9 d這個現象有什麼特殊的名詞嗎？？謝謝！

billlin

是指一般設計者會用一個zero去抵消一個pole,而使PhaseMargin變足夠,
  J& l( |+ d3 u) g0 x! w但如果這個pole與zero都是在unity-gain-freq內的話(一般設計情況都是這樣),
由於zero不可能跟pole很精確的抵銷,
8 B% S. K8 E# i8 N2 V; H" e$ O* N所以會造成pole-zero doublet,(有量化的公式,可以goolge)
這樣會使Transient time變長,
即使設計的LDO單位頻寬是很寬的.
令一個是ESR zero在Load transient時.會造成壓降與呀昇
可參考attatched file

ziv0819

原來有這麼多東西是我還不懂的！
看來還需要再多多找尋這些東西的相關data
另外~大大所提的ESR zero在Load transient時.會造成壓降與壓昇
是在講義的第幾頁？？感謝您!!

billlin

想像一個電容上面串一個ESR電阻再到LDO的輸出端的情況下
* K* n" }5 {' A* I# O" `6 J當LDO要由輕載到重載時時,LDO因為頻寬的關係沒辦法立刻反應並提供電流給負載
這段時間,將由電容提供電流給負載,若電容有ESR的話,電容電流先流出ESR電阻
再流到負載,此時ESR電阻會有一個壓降. V=I(load)XESR.輸出端電壓將由原來
的電壓,降一個V.
" a( I2 ?4 e' u7 _, S當LDO由重載到輕載時,LDO因為頻寬的關係沒辦法立刻反應並不要提供電流給負載
6 s2 d( b7 N4 e這段時間,LDO電流將流到電容,給電容充電,若電容有ESR的話,電流先流進ESR電阻
* ~5 n8 C3 ?; Q. \# w再流入電容,此時ESR電阻會有一個壓昇. V=I(load)XESR,輸出端電壓將由原來
的電壓,昇一個V.
" W- I) S+ q  c% E這個大蓋就是attatched file裡面的Vesr電壓的來由

ziv0819

哇~~太清楚了~這樣一講我就有了解了！
& ?, Q  \0 `0 |& h- g5 Z+ ?* A- M1 B感謝大大的幫忙！
這樣我省了好多時間喔！
. Z$ ?+ v# p- L" j! [  n6 r2 U. e% h果然給會的人一點就通~
9 j2 b; }6 i- U) O  E- o8 G自己查資料需要比較多的時間！

stevenyng88

最近也正在考慮作LDO，不知發展為何?

ziv0819

你指的發展若是指個人研究這個題目對未來發展的話
我可以說這是很好的類比電路的題目
7 q: ^0 x7 G7 ~- e  k( y目前ldo的重點我覺的是補償的方式
所以若補償方式都很上手的話
- e" K7 u$ S( \' K: [. G& h, v, B1 o未來轉其它的類比電路都會很容易就可以上手！
' T# \8 O/ A  a有錯請指教！謝謝！

tepiwang

學習 學習  !!!!
粉多東西都給他忘記了, 趁這個機會給他複習一下 !!

popfly51

很不错，学习了。。。。

xu_qicheng

学习学习 灰常的谢谢了

robin0338

感謝  學習了!!資料也很好

shafon

不錯的思考...學到新東西  
2 B. \- d( y- m4 S- _謝謝...

tq01qaz

下來看看，
/ A1 g9 D4 H4 y" Q! p1 g4 j不知可以不

sachiel

很棒的資訊，感謝分享

hoodlum

2 J1 }* Z$ v- Z3 _6 }; W8 M有關pole-zero doublet 跟系統暫態行為的分析
; k' A, `) B( I3 _) g附檔中的文件有不錯的說明
大意是說若這個double的位置在高頻
則暫態時間較短, 但會有較大的voltage error
若這個doublet 的位置在低頻
* i6 t. \" I( w' F0 g9 J則暫態時間長, 但其voltage error 會比較小

Jei

最近也在看這篇，學習學習!

shennShen@G

高手雲集,學習中!!
) H3 ~2 S! J1 p# J( Z0 V希望自己也能早點弄熟

engineer

哈哈，這個討論串讓偶獲益良多，甘溫啦！

grant7163

感謝大大分享喔!
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