LDO電路paper看到的一些問題！

ziv0819

- d9 H- ]" y- V! i( A6 E; E
這部份是說明esr補償的部份！
有些東西我看不懂想請問各位大大！感謝！
The incomplete pole-zero cancellation may
lead to instability of the LDO in the worst condition. Small
pole-zero frequency mismatch within the unity-gain frequency
) N1 c1 [8 S# Zcan  degrade  the  quasi-linear  transient  settling  behavior  [6],
- b) N. s1 R, I3 w7 K[7] of the LDO upon load switching. Even worse, if the ESR
1 a5 }+ U  W- C0 ]! f- J! bzero  approach  is  adopted,  the  resistor  leads  to  large  output
& _8 g9 A7 j' \# covershoots and undershoots during massive load-current step
0 O7 C5 |5 ]/ J3 t) _  fchanges especially when a low-value output capacitor of
# v2 q/ C# c( umicro-farad range is used.
, }1 u. a& L8 x3 p' F
2 ?( O0 C* n' Q& w3 j我自已想這段話大楖是說明
, A) T9 d9 j; X若是esr補償點跑掉的話
在esr電容較小的情況下~
. U. {$ e+ [6 w8 ^- p輸出的暫態電壓反而會因為esr補償的電阻而產生大的跳動
(overshoots and undershoots指的是跳動吧？？)
: }/ ]# Y/ C9 W2 J* g: G不知道這樣是不是正確的意思？？
另外紅色字體部份有大大可以幫我翻譯一下嗎？？
) f+ G/ {- c& @/ _6 t) e! y不太懂紅色字體正確的含義是什麼？？感恩！

: H- v1 i2 _/ A( b% S3 N+ P另外想問一下~如果本文真的是我想的這樣的話！
- r. a+ H4 V" A: [7 j  K% m有大大可以告訴我為什麼esr電阻會讓跳動變大嗎？
6 P3 k) ^+ D4 N9 \6 t. a9 ~  `* w, n是否有paper在說明這個部份的原理？
這個現象有什麼特殊的名詞嗎？？謝謝！

billlin

是指一般設計者會用一個zero去抵消一個pole,而使PhaseMargin變足夠,
但如果這個pole與zero都是在unity-gain-freq內的話(一般設計情況都是這樣),
由於zero不可能跟pole很精確的抵銷,
所以會造成pole-zero doublet,(有量化的公式,可以goolge)
" J: ]8 _3 U8 t6 _0 D$ p這樣會使Transient time變長,
: D! t$ _+ `/ y$ N/ i8 Z7 E2 }即使設計的LDO單位頻寬是很寬的.
( t8 B. A6 X0 M' e$ _' b/ y4 P令一個是ESR zero在Load transient時.會造成壓降與呀昇
% c5 W- ~# `. R. I5 l* U% k可參考attatched file

ziv0819

原來有這麼多東西是我還不懂的！
5 [: e- d) s3 r: y7 N) ]$ s看來還需要再多多找尋這些東西的相關data
# E8 @. D6 [0 d, e) i9 F8 k. I另外~大大所提的ESR zero在Load transient時.會造成壓降與壓昇
, i. P2 V& C  P2 g3 D是在講義的第幾頁？？感謝您!!

billlin

想像一個電容上面串一個ESR電阻再到LDO的輸出端的情況下
* v' e. y- n8 }6 \當LDO要由輕載到重載時時,LDO因為頻寬的關係沒辦法立刻反應並提供電流給負載
這段時間,將由電容提供電流給負載,若電容有ESR的話,電容電流先流出ESR電阻
7 k" K3 e3 Y$ Z) U' Y" T7 _% Q+ Q  Y再流到負載,此時ESR電阻會有一個壓降. V=I(load)XESR.輸出端電壓將由原來
的電壓,降一個V.
6 ^, y5 v0 P! ^9 n; S: {; }當LDO由重載到輕載時,LDO因為頻寬的關係沒辦法立刻反應並不要提供電流給負載
7 M* s+ o8 ]. P. x這段時間,LDO電流將流到電容,給電容充電,若電容有ESR的話,電流先流進ESR電阻
再流入電容,此時ESR電阻會有一個壓昇. V=I(load)XESR,輸出端電壓將由原來
的電壓,昇一個V.
這個大蓋就是attatched file裡面的Vesr電壓的來由

ziv0819

哇~~太清楚了~這樣一講我就有了解了！
感謝大大的幫忙！
這樣我省了好多時間喔！
9 b4 h3 u" M' _- V2 B# S果然給會的人一點就通~
自己查資料需要比較多的時間！

stevenyng88

最近也正在考慮作LDO，不知發展為何?

ziv0819

你指的發展若是指個人研究這個題目對未來發展的話
! s  E; m$ ^4 d9 |我可以說這是很好的類比電路的題目
目前ldo的重點我覺的是補償的方式
所以若補償方式都很上手的話
未來轉其它的類比電路都會很容易就可以上手！
9 A* c& U& W8 K( h- b0 a有錯請指教！謝謝！

tepiwang

學習 學習  !!!!
% m4 [/ q/ A5 ]4 }' ~- o% {1 W粉多東西都給他忘記了, 趁這個機會給他複習一下 !!

popfly51

很不错，学习了。。。。

xu_qicheng

学习学习 灰常的谢谢了

robin0338

感謝  學習了!!資料也很好

shafon

不錯的思考...學到新東西  
謝謝...

tq01qaz

下來看看，
: K" [( O( l8 v( G( ~- e( N不知可以不

sachiel

很棒的資訊，感謝分享

hoodlum

有關pole-zero doublet 跟系統暫態行為的分析
附檔中的文件有不錯的說明
3 w2 E, Y5 H2 T大意是說若這個double的位置在高頻
) {/ y4 U# U6 ?則暫態時間較短, 但會有較大的voltage error
6 W% y0 H4 X! O+ l若這個doublet 的位置在低頻
8 E: M0 t- M! D9 l1 F' y. U則暫態時間長, 但其voltage error 會比較小

Jei

最近也在看這篇，學習學習!

shennShen@G

高手雲集,學習中!!
希望自己也能早點弄熟

engineer

哈哈，這個討論串讓偶獲益良多，甘溫啦！

grant7163

感謝大大分享喔!
感謝大大分享喔!