LDO電路paper看到的一些問題！

ziv0819

這部份是說明esr補償的部份！
5 @' q0 q- r% l9 v7 ]) v) D& [有些東西我看不懂想請問各位大大！感謝！
6 L3 `, V) T+ i) E. C/ E  L( G6 WThe incomplete pole-zero cancellation may
lead to instability of the LDO in the worst condition. Small
pole-zero frequency mismatch within the unity-gain frequency
; V2 X; e1 a9 W  D' E! hcan  degrade  the  quasi-linear  transient  settling  behavior  [6],
9 d! o1 F( T( k+ t* E& V. `[7] of the LDO upon load switching. Even worse, if the ESR
zero  approach  is  adopted,  the  resistor  leads  to  large  output
# b2 _- T/ I+ i1 \overshoots and undershoots during massive load-current step
2 J0 K# S# `7 o) {8 `- G. Q8 Ichanges especially when a low-value output capacitor of
; I4 g0 b, L) E. Q3 G0 smicro-farad range is used.
# g  J3 [0 g$ `: a1 n
# k. l! W- ?% Q0 Z我自已想這段話大楖是說明
若是esr補償點跑掉的話
5 n( \* V2 c9 k在esr電容較小的情況下~
輸出的暫態電壓反而會因為esr補償的電阻而產生大的跳動
(overshoots and undershoots指的是跳動吧？？)
不知道這樣是不是正確的意思？？
另外紅色字體部份有大大可以幫我翻譯一下嗎？？
  r. _- e9 ]( T3 y8 {不太懂紅色字體正確的含義是什麼？？感恩！
& @1 m! O: K. s) O$ A2 n: A" ~+ `
3 m! V1 ^5 B' n0 p, a另外想問一下~如果本文真的是我想的這樣的話！
3 [1 k1 E, e6 `4 |! x有大大可以告訴我為什麼esr電阻會讓跳動變大嗎？
是否有paper在說明這個部份的原理？
4 y* K$ S  Y- Y" k8 |7 l3 i0 Y這個現象有什麼特殊的名詞嗎？？謝謝！

billlin

是指一般設計者會用一個zero去抵消一個pole,而使PhaseMargin變足夠,
但如果這個pole與zero都是在unity-gain-freq內的話(一般設計情況都是這樣),
由於zero不可能跟pole很精確的抵銷,
所以會造成pole-zero doublet,(有量化的公式,可以goolge)
這樣會使Transient time變長,
# F6 C% h- [8 U( ?( q$ L# V即使設計的LDO單位頻寬是很寬的.
, J; R! B- ~/ l' `" m& T令一個是ESR zero在Load transient時.會造成壓降與呀昇
& E" v. t( S8 }8 D, c可參考attatched file

ziv0819

原來有這麼多東西是我還不懂的！
看來還需要再多多找尋這些東西的相關data
另外~大大所提的ESR zero在Load transient時.會造成壓降與壓昇
/ i" K; a8 `3 `7 w是在講義的第幾頁？？感謝您!!

billlin

想像一個電容上面串一個ESR電阻再到LDO的輸出端的情況下
當LDO要由輕載到重載時時,LDO因為頻寬的關係沒辦法立刻反應並提供電流給負載
- h( y# {* E7 Y& O& `這段時間,將由電容提供電流給負載,若電容有ESR的話,電容電流先流出ESR電阻
2 l% O  @: X: D. l- d& \; ^9 ~- x再流到負載,此時ESR電阻會有一個壓降. V=I(load)XESR.輸出端電壓將由原來
4 @: l/ ]6 R5 {/ S, |的電壓,降一個V.
) _. J9 [. s5 Y( @當LDO由重載到輕載時,LDO因為頻寬的關係沒辦法立刻反應並不要提供電流給負載
這段時間,LDO電流將流到電容,給電容充電,若電容有ESR的話,電流先流進ESR電阻
$ s/ v1 w# d! l: r$ |% |( K7 ]. F再流入電容,此時ESR電阻會有一個壓昇. V=I(load)XESR,輸出端電壓將由原來
的電壓,昇一個V.
這個大蓋就是attatched file裡面的Vesr電壓的來由

ziv0819

哇~~太清楚了~這樣一講我就有了解了！
) i/ x( ]; D, P$ D4 [2 m6 g感謝大大的幫忙！
這樣我省了好多時間喔！
2 o7 \( p7 y& U; f. X5 B1 X' w果然給會的人一點就通~
自己查資料需要比較多的時間！

stevenyng88

最近也正在考慮作LDO，不知發展為何?

ziv0819

你指的發展若是指個人研究這個題目對未來發展的話
我可以說這是很好的類比電路的題目
" {4 b+ N. V& o% D目前ldo的重點我覺的是補償的方式
& D2 b# M. Q  W$ B所以若補償方式都很上手的話
未來轉其它的類比電路都會很容易就可以上手！
" {. d* F/ l( J- d  k" f有錯請指教！謝謝！

tepiwang

學習 學習  !!!!
/ l) t8 U& J" G' V$ l  m! n粉多東西都給他忘記了, 趁這個機會給他複習一下 !!

popfly51

很不错，学习了。。。。

xu_qicheng

学习学习 灰常的谢谢了

robin0338

感謝  學習了!!資料也很好

shafon

不錯的思考...學到新東西  
' |+ j6 ?/ t( A3 u謝謝...

tq01qaz

下來看看，
不知可以不

sachiel

很棒的資訊，感謝分享

hoodlum

/ \& m# G. }$ m; ]$ a有關pole-zero doublet 跟系統暫態行為的分析
附檔中的文件有不錯的說明
大意是說若這個double的位置在高頻
1 z2 h& G) D- w5 R4 j則暫態時間較短, 但會有較大的voltage error
若這個doublet 的位置在低頻
9 w2 G. Y3 i' M則暫態時間長, 但其voltage error 會比較小

Jei

最近也在看這篇，學習學習!

shennShen@G

高手雲集,學習中!!
希望自己也能早點弄熟

engineer

哈哈，這個討論串讓偶獲益良多，甘溫啦！

grant7163

感謝大大分享喔!
感謝大大分享喔!