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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Layout設計討論區 › 請問layout後的電流
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[問題求助] 請問layout後的電流

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1#
發表於 2011-5-6 16:35:27 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
您好
: @  M9 n+ }/ b. B. L0 z9 p- ], c8 S2 I
我設計完一顆opa(cascode_opa)3 g. J9 {! L9 p  ]! r7 q: s
pre_sim時，輸入端上方的主電流是40uA# i. }6 R  {, x1 ~8 Q+ e4 V; T9 q
差動端電流各20uA* s6 c& O: r$ I# r! A2 Y+ ?0 U
$ u+ P* o! a" ]
但是pro_sim後的主電流卻變只剩10uA
! G9 l4 o& z# j4 C3 A: s1 d差動端只有2.5uA
# w4 E# Y+ j  `5 l
7 F6 J1 y8 _8 A* {; \  ?, c- [% J1 R請問這是layout上的問題嗎?
2 D+ \/ |2 q3 I0 J4 npo一張部份圖請教各位!
) v1 _! u4 C9 P8 O# B8 _/ Y. c) c/ w/ `( \* K' ?$ W
下面是差動開關& _. F) M7 w, s# c( u) l* t
上面中間是主動流源

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2#
發表於 2011-5-6 18:37:53 | 只看該作者
那RE LAYOUT吧，POLY當導線是可以，但是用在OP，，考量點會不同，還有蠻多可以改善的。
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3#
發表於 2011-5-7 00:06:34 | 只看該作者
不知道你有沒有電路圖跟他的size. f' E  O# s$ M
* [3 X$ X3 H! J' a. q$ I. I
有的話可以貼起來，小弟實力還不夠，0 }# J. {7 n! ]

1 v5 k' _( w0 |  S4 Q  g需要電路圖跟他的size才可以做一些比對，謝謝。
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4#
 樓主| 發表於 2011-5-9 16:08:40 | 只看該作者
那RE LAYOUT吧，POLY當導線是可以，但是用在OP，，考量點會不同，還有蠻多可以改善的。 ...
: y& B4 n7 X# D) w/ a& ?  NONLYFLYSKY 發表於 2011-5-6 06:37 PM

" L' c# z1 G& ^/ C6 D
$ z/ j( ?/ n  N/ U, `% R9 O$ T. m" r. k/ X$ P+ t
. e  W1 m3 m9 ~$ _# Z

" A- u. n5 W1 J  H8 m" B. M, m5 F
. Y# T: u, R4 x; ?) ]. ~% r您好
) X2 j! a$ |; o
! L$ }" \* g: D一開始沒有注意到我用到poly連  C: \4 Y; d# z/ S- ]

- u! ?  y) b. `. W: T; E0 |但後來我把gate端的地方改用metal連接，可是好像沒有比較好耶!
: j7 |) [/ c0 N& L, k結果是一樣的~
+ [( }$ T) W  u: i& _" Y! Y! d6 }
可以給個建議嗎?(應該不至於會差到這麼大)
5 i: h3 e! F1 P2 X" N3 X6 ^3 ^4 j6 o6 V: r
而這種layout排法我是參考一本交大電資，所教導的佈局方法!
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5#
發表於 2011-5-9 17:13:18 | 只看該作者
你好小弟不是RD,我認為LAYOUT影響的不大0 U* o" v1 G5 l, m: Z& E. u& V! t
不過看一下LAYOUT我覺得可以把GUARD RING上端處加粗畢竟從MOS的角度來看若是希望MOS DRIVERING能力夠強,則會加大他的WIDTH
# Z; n- M2 J+ U& b0 Z5 X/ a, O但是光加大MOS,但源頭不夠粗相對IR DROP則也會比較大,若還是沒差很多看你LAYOUT並沒有其他會影響結果很大處
. S; d9 E3 b  G; S0 q6 x# w* e" x" e' a' y0 O6 A4 ?* T
以上是小弟的淺見,若沒幫助還請見諒
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6#
發表於 2011-5-9 17:18:53 | 只看該作者
抱歉剛英文打錯是driving 不是drivering, S5 q" g1 _) F$ u  \1 j

9 Q1 t# V) J% D2 p4 o9 b' jRD給我的觀念0 \% I- g8 W+ D

( f; U" `6 ~+ e$ f5 Q, ]1 p->GATE不吃電
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7#
 樓主| 發表於 2011-5-9 19:23:34 | 只看該作者
抱歉剛英文打錯是driving 不是drivering# |7 y- b% x& |6 V; ]' \* Q

5 }% i# }) H' S$ J' qRD給我的觀念, m+ @: S2 N' @& z7 k4 i9 U, D) \

$ B. l0 r" n- M, m( y$ {->GATE不吃電/ X! X: [+ p$ @3 _2 g
h2off0202 發表於 2011-5-9 05:18 PM

9 v0 z  N/ L5 @- c1 ^2 d$ Y) Q4 _( a( U  V* p+ x7 V9 y

( E  @8 j4 b3 E1 m  e$ O您好
4 ]/ n* r0 o6 w' r2 L( m9 U" {/ \4 |# w
所謂的不吃電是指不吃電流是吧?
: @, d) f3 S( x% w這個我清楚6 x" m+ [1 k/ z5 G

: y& o2 P! s. T" ?$ {! r' m所以說再prosim時vdd就要加大來試嚕?1 k# a0 a% N) Z  I8 H
我試看看!) m; p2 E" O4 o! v* V' B2 q( T. A6 v
) q5 i5 _2 d" {, s6 V
目前正改架構
+ X3 c* q% m$ `& P4 `$ }1 A& e
' g  U# C% l4 K9 \4 S, e謝謝您
) w6 f6 h( t8 G; J# m若有更新的想法也麻煩您
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8#
發表於 2011-5-10 11:59:23 | 只看該作者
不Match  容易受製成變異影響
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9#
 樓主| 發表於 2011-5-14 12:17:12 | 只看該作者
回復 8# shkao0201
2 ?. ~: s& a6 p+ k" c! ]: @6 B
6 @% \% B$ y( n" Q5 Z  \
8 a. _" b: ]3 q- P
2 s0 C, h* W6 b. d  H
, w; V; C) @. {  i0 x2 G    可是我現在的問題是layout後的電流變好小!
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10#
發表於 2011-5-14 20:45:11 | 只看該作者
Power 是否給足夠?Routing Metal Width 足夠嗎
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11#
發表於 2011-5-30 20:56:37 | 只看該作者
回復 4# bernie820 , k; Y! k; F: |, b$ Y1 _

8 ?8 F5 v4 t& j: T! K; ~- E) S. q3 e; b$ u3 ?5 I
    嗯，說真的，- o8 V0 s4 w% B. `7 |' M
該要圍的地方沒圍，\
3 G4 \. F" y& S" V" k重要的結點是否將電流供應量考慮進來，--->線經大小影響你的輸出/入電流，
! ^/ m: g0 T) Y" t電源供應量是否足夠，7 @$ q) Z7 A+ D2 w3 G/ Y
$ P* q7 _7 }$ A8 [
拿到的參考資料是多久之前的資料，" q( i: P& E, e0 ~
參考資料是否符合目前您所用的製程，
1 \9 M2 B! A: t' T8 {# T0 v5 j) V
/ }' s! \: N! g! |對於目前使用的製程，所選用的材質參數是否有考慮進來。+ `# M; P2 h! C2 e4 I
  C% Q6 ?2 O  @3 J% W
請再付上您的電路圖。
5 `( {' L% \, Q1 O4 n0 r% ~" d6 |/ `3 H
以上觀點，參考看看。
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12#
發表於 2011-6-1 20:21:28 | 只看該作者
回復 6# h2off0202 ' }- f. R0 J) {% k  w& O! q

9 D8 c: g+ n+ L3 D( E. T. y
) y* S0 n. @4 i: p5 N    您的講法有誤點，
- z5 x& ^1 r6 m1 H6 W3 x/ m- a6 Y* c8 j! u; f- z$ O$ Y9 p# \
POLY不吃電，那意思是用POLY當電阻時也不吃電囉，那POLY電阻畫大畫小都沒有差囉。
; R6 a# [3 S) a5 W. o" t. |- T/ R8 h: S( j5 b% Q  Y
POLY電阻是會吃電的。6 X, t; P* E2 C& i  l! r

. B5 T( E, Q7 X不吃電是指，當MOS元件在不導通時，SD間經過的電流受到GATE的控制而不會有所謂的能量的消耗，而對於大元件的MOSPOLY的阻值是有一定程度的傳導速度影響，要怎麻解決請照一般的COMMAND SENCE來解決。( |; W  I0 a# y

7 x4 ~% e. ?- E9 y; y! P! d吃電，這名詞，我的感覺並不是單指所謂的電流或電壓，而是能量，P=V*I。----->這基本電學有教。
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13#
發表於 2011-11-24 19:11:36 | 只看該作者
我也覺得power 太小 能不能鋪上一片VDD去跑post-sim
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930709
14#
發表於 2012-5-12 21:45:06 | 只看該作者
你的製成是什麼的阿?很不一樣ㄟ!!
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930709
15#
發表於 2012-5-13 20:48:48 | 只看該作者
謝謝大家的分享!!小弟會虛心受教!!
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16#
發表於 2012-5-21 10:14:22 | 只看該作者
你的METAL 有二層可以畫~~所以在上面一排SOURCE 端鋪METAL2 接POWER,要粗最好是MOS WIDTH 的一半& M/ D+ H# ?" w  d& V7 B
* j  E8 Q; K" I+ h' m
下面那一排MOS OUTPUT鋪METAL2輸出,一樣是MOS WIDTH 一半 : p/ w- q+ g- b7 R9 G

( e) c+ w! x8 i6 x$ {' O試試看~~
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