在Layout時最花時間的工作是....

jauylmz

這些問題會隨著 "資歷" 和 "工作分配" 而有所不同，希望各位回答時可以說 小小說明一下。為什麼!!

wlyi0928

我個人的感覺呢...這些工作當然必定隨著資歷和工作分配而有所不同,成正相關的啦!
) k' X1 R; U3 Z( E7 M, o每一項都有每一項花時間的地方, 全部加起來就等於, Layout是個很花時間的工作,
而我想大家應該都能贊同這一點吧!!
做元件當然花時間, 若是每次畫的製程不同, 那每次我可能都需要去讀design rule去把我要的元件依照rule做出來.
0 q( i: y& k  H% c/ b8 _2 F  ?如果很不幸的今天我遇到的是我用一個不同的製程沒做過的元件, 可能我連該元件的組成是什麼都還不清楚,
* h4 I+ R0 h. ?& R) `0 h那我可能得從根本的地方找起, 例如有哪些layer應該來組成該元件...等等的東西吧...
placement的話呢, 其實跟拉線, 整合, 和溝通都很有關係, 當然這些事情也都很花時間的.
跟designer溝通, 可能這個是designer想要的, 可是因為某些理由我們不能這麼做;
在整合的時候才發現這個東西怎麼當初沒想到...所以可能要回去改些什麼的...
在拉線的時候發現...我在排的時候怎麼疏忽掉這個東西以致於拉線很難拉,
或者拉出來的performance不好...等等的事情.
所以老實說, 沒有周詳的計畫過, 真的很難順利的把整個做好,
/ ~2 v- Z. U1 q! g但是要如何才能做到周詳的計畫呢? 真的很困難耶...
或許DRC已經算是裡面比較好的一項了,
& b4 a/ L# e9 }* Q: a但是LVS有時候的確很令人頭痛!!尤其是power/ground short的情況...@@
最後是改圖...基本上改圖不見得比重新畫容易...
受到的限制更多, 要花的腦筋更多, 所以要花的時間可能也更多!!
但要是元件尺寸縮小的話, 或許會比較好一點點...不過...看情況吧,
不是每次都能遇到改小不改大的囉!!

小小淺見, 請路過先進指導!!
  r  ]6 K, j0 d9 o' W" i) v感激不盡!!

keeperv

元件 Device creation
2 W- R3 J: t9 V) t1 A! Z# T基本上都是叫出來用可以了(如果CAD夠強的話 )，除了少數特殊規格需要手動畫
* P* H: l( {- L& {% [. K但是並不會佔用太多時間。
/ k4 i6 Q  `8 H$ |' Z排列 Placement
SUB BLOCK一般都還OK，因為擺法通常都不會有太大的差異
拉線 Wiring
# w. ~& |' y1 d/ {6 u6 nPlacement做的好，拉線就比較輕鬆，除非digital線太多
- w- W# p9 B2 S$ Q* `1 R/ P) IAPR又不幫忙，時常弄得頭昏眼花
DRC debug
( C$ q, a7 _* t在layout的時候就應該要避免這樣的問題
# Y& E5 m# d1 A( Q6 u9 j+ [3 O2 ELVS debug
: P) W4 U6 x" s若使用Turbo VLE或新版Laker在佈局中就可以及早發現LVS的問題
) g# s8 h  k) C' L) k7 j+ a' B: P當然有時還是會有一些LVS的問題，不過並不會花太多時間
比較有趣的是，有些老手在layout驗證過後，會把hierarchy給炸掉
當有一天你要RE-LAYOUT的時候，TOP先來個LVS驗證OK
/ i8 r! n! O8 D( s$ O進去要改電路，結果sub circuit都找不到
整合 Chip Integration
$ ]. t; |0 S( m  [/ D) C# W+ E如果整顆CHIP都是自己來那問題比較少，因為自己做的最清楚
一般若是好幾個人一起來，那真的要好好溝通
$ p8 C; T; A6 y. C1 g要是最後兜不起來就慘了:o
# R! O, G2 U; I& K  r溝通 communication
* B  k- @" C: B非常重要
改圖 Re-layout
LAYOUT心中永遠的痛

& \1 }6 s1 m1 b) w# o) c以上...報告完畢

jauylmz

Dear 版主大大
# b+ D9 i8 n5 M9 H1 u6 N  t
, t% M9 S( m2 r& K4 c- ?這個調查可以請您幫忙 "置頂" 一下 讓更多人都可以加入這調查。

polymer

各位大大好
我覺得在Layout時最花時間的工作是....
就如同keeperv大大 , 所列出來的事項 ,
幾乎每個環節都很耗時並且耗工...

majorjan

我個人是認為"排列 Placement"這部份是最花時間
而且是一定要花時間去plan每個block
  c8 L0 S. h! H! U若能排得順, 相對拉線少、拉線距離短、面積使用就少
而且和designer之間的溝通更是不能少
designer要的是什麼?、其最初的整體規劃為何?..都得在case開始溝通好
$ l- p- R6 U4 i不然, 到最後只會變成忙盲茫...

jauylmz

在下的小小看法
      
9 W2 G4 g8 H& w0 O3 @5 Z1. Device Create 已經有很多東西可以加速，如 Mcell or Pcell 所以問題不大，有問題的情況可能是畫 "特殊" 的 Device 不熟才會花時間。

2. DRC / LVS 只要作的夠久，除錯速度一般都ok ，只是LVS 常常是被 Designer 給的 netlist & schematic mismatch 搞到很不爽。

* Z: ^" `7 Q7 w, I8 }3.這個改圖的心情，就像是懶床，很想繼續睡，又不得不起床上班!  很想不要改圖，又不能不改。

4. 拉線，目前好像還沒有很特別的改善，沒辨法太自動。------>好累喔
- n7 u* `, r- C
5. Placement ，就好像新房子的裝潢一樣要先作好 Floor Plan 再來慢慢排，好的Placement 就像 上面majorjan 說的
9 h1 {! L1 g& k   <<若能排得順, 相對拉線少、拉線距離短、面積使用就少>>
    做不好的話，可能後頭線拉不出來或是不好拉時，說不定因此又要重新再排過一次。
1 d' B* J3 |' }( F* Y7 c) {   所以 這真的是要小心。

heavy91

那我這位路過的版主可不可以問一下.....
4 L. }" [* ~  W
那一般而言大家覺得，哪家的產品，你們會覺得在 LAYOUT上的時間最短啊....
! i8 @" l. u8 g- R6 a
: y+ x+ m* B- Q. R2 U. O就只是覺得而已啦....或是時間上最長的也可以...
& W8 K- C" _$ ?5 M
: X. g) @) ]8 A. `, v要不要也順便分享一下LAYOUT時候的甘苦談啊~~~~

jauylmz

就目前二大主流來說 看來是要這樣比
2 d1 Y% a2 g! Y5 |; {" |Laker L1   V.S   Virtuso L     
( e% v( \2 l& X$ Z9 sLaker L2,L3   V.S   Virtuso XL   
Laker DDL   V.S   Virtuso GXL

才分的出來。因為各有好壞吧
: l6 J& D- b+ M: f
7 B: g/ @$ J+ ^' _[ 本帖最後由 jauylmz 於 2007-6-21 05:41 PM 編輯 ]

Oo海闊天空oO

我個人認為是排列最為麻煩....
以 Virtuso 為例子...
0 |* L8 T$ R  i0 \% Q8 S排列的位置不但決定面積的大小...
" J9 r+ p2 X; s- a  g4 U更會影響到拉線的方便性...
以經驗來講...資歷夠久的人..
可以在排列的同時就想到接下來拉線的方便性..
( \+ |. ^/ e6 f8 r; r5 R若排列已經出來了~~接下來的拉線就不會是多大的問題..
因此個人的意見...就是排列最需要花時間

reincarnate

我覺得一開始在 做DEVICE 跟 placement 可能會比較花時間吧

像是一開始在做DEVICE..如果有舊的電路可以參考

4 |) i7 Y  T$ ?8 e* _甚至可以直接套用 那當然是省事的多
1 g- c+ ?( F$ n  q9 @9 P7 o5 e) {/ b
否則 還是一個個去建 感覺滿麻煩的^^"
: g  K: F4 z, R
1 |, b2 e: z0 l' g9 H2 F, {而 元件排列這方面...

5 a( q* X) r/ u+ A4 V考慮到 拉線的便利性 面積大小 以及 電路特性等等問題

7 Q) v# x5 M0 T4 O要是電路看不多 經驗有點不足
* }" u( K( [5 o$ U1 Q8 L, j
在排列元件上 或許會比較花腦筋吧~

lli3793

元件有 pcell, 連綫有 line, 就是劃 well，最讓人頭疼
) q9 q4 e. s, t3 G8 m* P有沒有什麽好的辦法？

superfool

我是剛入行的新手，還不太了解這些具體的東西
希望能跟各位大大多學習學習

yuching67

剛入門時我覺得排列零件是最頭痛的
& U) D( E( Z( G4 s  j但日積月累後會漸漸順手,之後所遇的問題
會因產品不同lay法也不同,現在的產品變成是
  U5 `# g, j2 p( C( X3 n拉線是的的惡夢啦...

skeepy

個人覺得的是排列,從block內的device排列就可以
0 u9 K# N4 I6 H看出這個block是扁是瘦,進而要思考對週邊其他block
. x8 ^* D6 e# |( ]的影響,也會因此考慮到chip的整合.

bjic

个人觉得在layout最花时间和精力的应该在正式layout之前的准备工作
这些准备工作包括design rule 的学习，充分了解客户的意图。再就是我把placement也放在准备工作当中，很关键的一步
9 ]; D( F5 K: Uplacement对后期layout是否顺利起很大作用，placement根据自己的经验，还要考虑客户改版的问题。
由不到之处请指正

peihsin

我個人覺得溝通及排列是最花腦筋的,
9 d1 b- ]9 d( y( w3 \. m像零件的限制及板材的限制
都會有所影響

stu0804

我認為在layout過程中,比較麻煩的地方是在子電路要組合成大電路時,排列所花的心血是滿多的
,排列的好不好關係到子電路之間的走線,DRC ,LVS ,算是在過程中比較簡單的一環,DRC熟練
design rules 錯誤就不太容易發生,LVS則是接線的問題了

Winters

目前我只是學生，做過的LAYOUT數量也很少。
* }8 Z& @6 v3 `6 a所以這只是我個人的看法嚕，我覺得LVS的Debug最難。
- i  d! q, J! ]+ f1 g7 S因為如果是DRC或許有時候會顯示出錯誤的地方，但是LVS只能慢慢看Report檔
& w9 Q7 s5 `6 A8 T這個對我而言真的是滿辛苦的工作。
不過，找出BUG並且解決這種感覺，真的是爽阿。

a88050015

我覺得最怕的是先前的準備與溝通都達到共識,layout已經好了,最後designer說要重劃那真的是啞口無言!!