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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Layout設計討論區 › 請問layout後的電流
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[問題求助] 請問layout後的電流

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1#
發表於 2011-5-6 16:35:27 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
您好$ a$ d$ N( I% i  e

6 U" B, `6 S  i  Q我設計完一顆opa(cascode_opa)
0 l/ M0 ?) u! Wpre_sim時，輸入端上方的主電流是40uA
# n' o. D( i6 P差動端電流各20uA: ?  _! H: f: B
7 ~% F0 ~! |2 G1 G
但是pro_sim後的主電流卻變只剩10uA
, g8 X; D' M3 u" k0 u, {差動端只有2.5uA+ ~) p# E( s7 }- M$ B7 v/ a
4 U, |: R4 ?& Q
請問這是layout上的問題嗎?
' L- ]2 }& G0 Opo一張部份圖請教各位!! V6 q* L" w6 |0 k2 d( q7 {7 n) {
7 k$ ?7 l# @7 O
下面是差動開關
7 J% o) q4 |8 n2 h上面中間是主動流源

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2#
發表於 2011-5-6 18:37:53 | 只看該作者
那RE LAYOUT吧，POLY當導線是可以，但是用在OP，，考量點會不同，還有蠻多可以改善的。
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3#
發表於 2011-5-7 00:06:34 | 只看該作者
不知道你有沒有電路圖跟他的size+ V7 s$ w$ T9 {- Y1 L& ?4 A

) Y7 e  R" O5 n( w有的話可以貼起來，小弟實力還不夠，
2 x- d2 z( _, p% I* J: ^4 W  U+ P8 J9 }' T3 t( j% o: o. m4 u3 g. {
需要電路圖跟他的size才可以做一些比對，謝謝。
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4#
 樓主| 發表於 2011-5-9 16:08:40 | 只看該作者
那RE LAYOUT吧，POLY當導線是可以，但是用在OP，，考量點會不同，還有蠻多可以改善的。 ...
. |6 p" [& Z2 `/ }, _& ]9 T2 tONLYFLYSKY 發表於 2011-5-6 06:37 PM

- C/ ]; o7 S7 d! u+ V( h+ R" L& t" w
3 Q1 q! _6 N# @  Y+ [% z. o

9 `; M4 {4 [: O) S- c' L( _6 V& o; ]* N) G, L0 c
+ E, h9 ~! k" R- e1 K  R
您好
7 `$ g- ?& j# s! @4 n5 U5 E$ t: I9 a" \* H
一開始沒有注意到我用到poly連/ ]  w1 `5 ]/ W- M6 O

) c; j7 W. E/ d) p8 k2 j9 z3 [但後來我把gate端的地方改用metal連接，可是好像沒有比較好耶!/ d8 p) k. L" M& s' E2 N7 Y9 a; l
結果是一樣的~
( n) Z' {0 B( G+ q& T- ^9 Q( B1 p  c0 V6 W
可以給個建議嗎?(應該不至於會差到這麼大)
! l+ \/ o* \& Y4 I% ~
( [$ ?! z6 C7 x9 w7 J而這種layout排法我是參考一本交大電資，所教導的佈局方法!
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5#
發表於 2011-5-9 17:13:18 | 只看該作者
你好小弟不是RD,我認為LAYOUT影響的不大5 E6 V- ]2 i6 ]
不過看一下LAYOUT我覺得可以把GUARD RING上端處加粗畢竟從MOS的角度來看若是希望MOS DRIVERING能力夠強,則會加大他的WIDTH
9 }  L" w2 ^6 t6 f* G! }$ O但是光加大MOS,但源頭不夠粗相對IR DROP則也會比較大,若還是沒差很多看你LAYOUT並沒有其他會影響結果很大處4 [- `2 N/ e( F8 W

$ i9 E, x0 o0 v; m( b1 f以上是小弟的淺見,若沒幫助還請見諒
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6#
發表於 2011-5-9 17:18:53 | 只看該作者
抱歉剛英文打錯是driving 不是drivering, R; }( g8 a- T, X; P5 H8 E

6 R- k3 F! c/ y  ]3 YRD給我的觀念
- ?  [% ?: ?1 D4 C) e+ x, W3 s4 S& h8 E5 Z2 J
->GATE不吃電
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7#
 樓主| 發表於 2011-5-9 19:23:34 | 只看該作者
抱歉剛英文打錯是driving 不是drivering
  Z0 l- o3 v0 F. @+ h
+ D# X' O, q  Z# e* y8 L* k. S  H, XRD給我的觀念8 X  o9 O- A4 K5 M
0 X- i# T- M" O# {- W' X) K
->GATE不吃電/ X: c, l; C2 E( ^0 S
h2off0202 發表於 2011-5-9 05:18 PM
+ @5 q$ z2 G; T# ?% F6 H# `9 c; @

6 d5 \- L. }. u/ B! a- k. q3 A7 U  X1 X% U9 I2 z$ J- S
您好2 L6 \9 b2 b- S( s9 A
! ]. V/ t, f, V1 @7 ?# v
所謂的不吃電是指不吃電流是吧?0 E% b. i; T& v  |
這個我清楚0 t  t: M1 a& j8 g
# u, o4 X# r/ i  r- l5 r6 G4 w8 I- V
所以說再prosim時vdd就要加大來試嚕?
' p& {4 I/ J5 c1 Z$ y8 F我試看看!8 `( D% g. i5 ?

6 Q6 r$ L  @7 n4 F# W# o, O目前正改架構; g* s$ `" b! f- |5 k

5 U! w1 _, R: X6 I" H謝謝您
  E+ z" s0 N8 t若有更新的想法也麻煩您
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8#
發表於 2011-5-10 11:59:23 | 只看該作者
不Match  容易受製成變異影響
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9#
 樓主| 發表於 2011-5-14 12:17:12 | 只看該作者
回復 8# shkao0201
( @8 `: N3 r' }. A: i6 L7 W% Y2 x5 e) {
) m$ T8 }' q# }) i9 h0 F! ?

3 b' {$ {8 l( J& P5 p2 D( `& H  m: D' l) T' j& P* R* {$ g
    可是我現在的問題是layout後的電流變好小!
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10#
發表於 2011-5-14 20:45:11 | 只看該作者
Power 是否給足夠?Routing Metal Width 足夠嗎
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11#
發表於 2011-5-30 20:56:37 | 只看該作者
回復 4# bernie820
8 Q! w  f: K& r4 S$ {, |; R* Z  W; }3 T7 B  ]- s8 `0 J

8 {% P9 O# p6 h2 h    嗯，說真的，. \6 W* w3 Q4 x- H- J  y+ ^
該要圍的地方沒圍，\5 s' y, L& @8 L5 p
重要的結點是否將電流供應量考慮進來，--->線經大小影響你的輸出/入電流，# g8 L( F9 s5 N" n2 D% E3 d& `
電源供應量是否足夠，( H8 d' \! I; i( l) E% v
  R, u3 ?8 F6 h( p
拿到的參考資料是多久之前的資料，7 m& R$ O, D& [/ a3 C4 v# n- J4 }
參考資料是否符合目前您所用的製程，
( D9 _: k* d& m: c% t) }
# [, E' }: r! D% I# T3 [對於目前使用的製程，所選用的材質參數是否有考慮進來。5 x1 i& Z* T9 b/ G' w

$ N/ b3 E! ^5 J/ r請再付上您的電路圖。
$ J$ ]7 T% j* x
; M- B. ?: o" f以上觀點，參考看看。
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12#
發表於 2011-6-1 20:21:28 | 只看該作者
回復 6# h2off0202
- R+ u5 Y# A$ B% l) U$ Q1 t! |
8 p8 ]( S3 K1 z: L4 f# _% B, J. A; t% C2 y# p/ h3 h- s! n
    您的講法有誤點，" G7 i( C1 j0 j/ l2 F) y' B2 _7 Y! p

1 ~/ e- o7 l( T( L8 ^; c/ ePOLY不吃電，那意思是用POLY當電阻時也不吃電囉，那POLY電阻畫大畫小都沒有差囉。
* V1 P; y6 V/ M) ~8 q$ C8 D
! d5 m) t9 |' o, [( ?% U7 `4 ^4 w, |POLY電阻是會吃電的。
; q$ s- p9 V2 N9 {4 P- y7 ~# g+ g* [% {: y0 }
不吃電是指，當MOS元件在不導通時，SD間經過的電流受到GATE的控制而不會有所謂的能量的消耗，而對於大元件的MOSPOLY的阻值是有一定程度的傳導速度影響，要怎麻解決請照一般的COMMAND SENCE來解決。
' K) l9 K# d  d! G$ d
& ]/ ]3 N$ X8 y) x' r) O吃電，這名詞，我的感覺並不是單指所謂的電流或電壓，而是能量，P=V*I。----->這基本電學有教。
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13#
發表於 2011-11-24 19:11:36 | 只看該作者
我也覺得power 太小 能不能鋪上一片VDD去跑post-sim
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930709
14#
發表於 2012-5-12 21:45:06 | 只看該作者
你的製成是什麼的阿?很不一樣ㄟ!!
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930709
15#
發表於 2012-5-13 20:48:48 | 只看該作者
謝謝大家的分享!!小弟會虛心受教!!
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16#
發表於 2012-5-21 10:14:22 | 只看該作者
你的METAL 有二層可以畫~~所以在上面一排SOURCE 端鋪METAL2 接POWER,要粗最好是MOS WIDTH 的一半
! ^; P2 k/ p$ x& k2 x4 U9 i; G2 V% c; H+ ]5 m, ^" H% s6 B5 y: V) i
下面那一排MOS OUTPUT鋪METAL2輸出,一樣是MOS WIDTH 一半 / z, l+ n. {$ H

0 }9 M1 R% s) G試試看~~
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