以.18製程下去劃~90奈米所出現的錯誤

ziv0819

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' t6 {( Y" @" u4 x' ]( x( w5 v. _
  B5 T8 T  l% y5 D5 v3 M1 m不知道有沒有大大可以幫我解決的！
因為沒有製程說明書~
) t+ T  W7 B/ t! D5 O而且之前畫.18都正常！
用同樣的方式加大元件距離還是出現了一堆錯誤！
: R+ ^5 F; }) K- A; v想請大大幫忙一下到底如何解除這些錯誤！
謝謝大大了感恩！

motofatfat

把錯誤訊息貼出來看看
才知係瞎密錯誤
通常是 cont via 大小 不同
大 metal 的 space 要比較大 等等

crystal_blue

Layout時所需的工具:
5 ]  Z, Y6 a  B8 J) S% k
8 b4 |. p- ]/ r' K) ^1.layout tool
/ I6 ]) v4 `1 V( l2.Design rule (跟process 有關)
3.technology file (跟layer 設定有關)
4.LVS/DRC command file (跟layout 驗証有關)
+ @. g; i7 v7 _) W
狀況一:
6 i  R- U, ~6 R' z- d% j不知道你的問題是出在哪個部份，聽起來像是用process 0.18um的工具去畫0.09um的東西

因為你沒有你需要的90奈米的2. 跟 4. 項 所以無法去確定你畫出來的是否是你需要的size，因

為驗証一定會錯誤。
0 H) k  V( ~" y. h3 k
9 ^+ p% x$ O( C7 B$ O; D狀況二:

$ F& h( I0 Z2 i% @  Q: x+ N如果你有第2跟第4項的工具，但是是用0.18um的第3項，就可能發生layer用錯的情況，因
  y+ b7 f8 ^# _- r: \. W. L
為依據各家晶元廠的設計不同，所使用的第3項也不同，即使是同一家在不同的製程上layer

的訂義也會有所出入，此時你就要使用layer mapping file 來去做layer轉換，使你的

LVS/DRC command file能夠去認到對應的層。

Layout 要正確，最好備齊所需的工具。