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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Layout設計討論區 › 新手layout 學生題~missing gate?
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[問題求助] 新手layout 學生題~missing gate?

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1#
發表於 2010-2-6 21:38:13 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
剛剛layout完8 k, L% d" Y; T5 A

1 }3 Z% M7 r! s, }4 V- |drc過了1 X! S: C  b/ w  z. W+ t( h

! v$ f" i0 m0 @% t/ |可是lvs一直說是missing gate
; R/ S: U. s6 p4 ?
0 ~: A$ ~! U" ?請問missing gate有可能是哪些地方產生問題..
! u% P3 j: X  x: r* E$ Z4 m/ B. p. U# k* I' T; C9 z  a
debug一天了..就是有盲點..( c6 t6 O2 A6 c! e' R

, b4 A! [: w: i* q請高人指點指點 <●>
3 U* X9 D, q# h" I5 O  |
- o& y# ^& b7 i$ m" [2 X謝謝^^
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2#
發表於 2010-2-8 14:42:07 | 只看該作者
多PO一點訊息上來
, u( t* U; Q0 I( E: A6 ]如 LVS  report ( l, u7 L/ d' v) k
以目前看到的資訊# V& W4 ^& {# f
只能 "博杯"  來問神明ㄌ
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3#
發表於 2010-2-25 14:50:17 | 只看該作者
可能是你線接錯了' m; T5 N( W- @% o! t
導致LVS判斷你有地方沒有畫出來1 K$ ^' P5 N3 j4 R: k- W
不過看到你的帳號....我想你還是去問學長吧XD...
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freeson
4#
發表於 2010-3-20 23:03:22 | 只看該作者
看是不是port name設錯~  或是一時手抖...動到schematic XD
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rd66529
5#
發表於 2010-3-29 15:51:47 | 只看該作者
那應該是你的線有接錯了~4 d* n9 P6 m3 r3 b3 u. h& P7 e
才會導致mos認不到~
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6#
發表於 2010-3-30 11:24:23 | 只看該作者
呵呵, x0 U* }# h( w. F

. b" a5 L9 O& c5 T& U' N% Q這問題很常見3 s1 f  J1 ^2 q/ t* `# D
, F. a+ C/ i! E: S! z: i1 p1 s, i3 ]% p
也很好解決...
) u8 f; r! z2 F9 |, ]+ S2 [: t+ n$ m9 d7 f
你去看lvs的 report7 P/ k) ~$ E4 m0 V
往下拉~+ o/ W8 @/ O6 @
會看到一個資料
0 C4 w8 B/ a9 Z上面寫
* r1 i0 p4 U! qsource 和 layout1 I7 q& B8 ^" T+ z: b
你兩個去對照一下, R: t2 b. ~" ^% a  U
就可以看到是那一個閘極畫錯了
/ P# m: ?' F* z; I不能說畫錯!應該說 電路和佈局不依!!!
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tsung105
7#
發表於 2010-7-6 11:52:16 | 只看該作者
要看Layout and Source 的MOS數目有沒有一致
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8#
發表於 2010-7-6 18:13:22 | 只看該作者
有可能是你接線沒接到
- V) |; u- f0 A# C/ Y你看看是~layout還是電晶體閘極層問題
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9#
發表於 2010-7-9 09:46:24 | 只看該作者
從最小的模塊做起，一個接一個的完成驗證
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10#
發表於 2010-7-9 09:46:24 | 只看該作者
從最小的模塊做起，一個接一個的完成驗證
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11#
發表於 2010-7-13 22:29:52 | 只看該作者
missing gate 應該表示沒有抓到閘極的腳位+ M7 d6 |% x* j+ @1 M/ q
你應該由電晶體邏輯閘跟layout去查看看腳位
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