模擬OP時close loop出現奇怪的振盪現象

Bookert0921

大家好：
- c: [3 a6 G+ J3 x
小弟現在在模擬一個Folded cascode two stage的OP
1 U# W+ A( n  U% a其open loop的響應一切正常，增益約為90dB，PM=70度
但是把它接成close loop測試其settling時出現奇妙的振盪問題
# j% _1 J* v( y4 d# g9 D, m已經debug兩三天，實在找不出原因，之前用傳統two stage架構沒遇過這種現象
2 F+ q6 H; W+ \9 l+ S/ o不知道是架構選取的問題，還是有哪些原因是沒考慮到的
/ M+ N7 o. O" W- I煩請專家們抽空給點意見，謝謝

  U; w6 m, b! N/ x9 {8 t! r( s5 o/ `架構如圖:
9 h8 d2 k/ W) n. R( C; p, V. k

5 f" Y6 a. ]6 O7 K- d8 E其響應如下:

Zuman

我的理解还是phase marge的原因，这种情况的发生是因为你是用线性区的mos做调零电阻，在扫输入电压的时候，在接近VDD的时候CC与RC（MOS电阻）形成的零点会飘，使得phase marge不够i。你把mos电阻换成普通电阻试试，应该不会有这种现象了~~

arsenal_he

Try increase compensation cap.
% X& J% K. ~- x* j( H+ Y4 KRe-run ac sim again while adjusting the input DC point

Bookert0921

您好

  `. a5 ^$ h0 r0 @/ a4 i7 m我原先的miller cap是4pF, totally frequency response如下
8 `" U3 d. s& A% v  D" ~' W
/ w, ?9 n7 O& `* X6 i( c
3 Z: V, r0 O# p) X9 @) [當初一開始就覺得是phase margin有問題，可是怎麼check都不像
當miller cap等於400pF時，這個現象仍然存在，下圖為我打入一個step之後的響應


就只是振盪變緩了，可是整體現象仍不變
& L3 R/ x! w  I) H! U不知道該怎麼辦~~感謝您的回答

arsenal_he

' N% e) K. M( b2 V! ?- \9 }
How about set smaller plot step size?
In addition, how did u connect the close loop?

suewe

請問一下，run ac & train分析時，在output端的load是相同的嗎?
奇怪的是，在ac看到至少有100MHz的unit gain band width，怎麼會在train分時，slew rate要10us?

Bookert0921

感謝阿森納與suewe的回應，我的loading cap.都是假設為200fF
3 ~6 U! n( F8 m5 ~您說的將X軸的time step改小我試過了，仍然得到一樣的結果
其電路的接法就如同傳統的unity gain buffer如下
在vin+端打入0-1.2V(VDD)的信號來測試其slew rate與settling time
$ g$ G  D0 J; ^6 {# m# {$ j2 L
" R5 Q# ~; B8 n% U" a$ n很奇妙的是，如果我打入的輸入信號是0-1V就不會有這種情況，如下圖所示
+ X$ ^+ I1 U; y; h' T2 z此時的slew rate就"看似"為正確的

但對Y軸zoom in會發現還是有奇怪的振盪信號存在

7 _* z& ]9 o2 X9 I  A打弦波去做測試，發現在input為100-MHz時
2 d$ y! I0 d% L/ _會有一個很明顯的反轉現象，關於這個我沒什麼sense
打10-MHz或1-MHz的input，輸出也會在某些地方會"措"一下

在小弟的認知上，open loop的PM對應到的是close loop的damping factor
大不了就抖一抖，但在PM為正的情況下會越抖越小
+ X$ ~2 @: I( [+ t然而這個現象比較像是在某個點上滿足巴克豪森條件
2 m1 v% c6 K6 h6 Q0 z# q能力不夠實在是無解，或許是我電路有接錯也說不定

Bookert0921

以下為我的spice code，煩請有心人士不吝指教
7 a2 d! U3 q4 V. H; }6 |因為有點冗長就用貼圖的

; ]8 E( x! S" K/ E

hoodlum

請問樓主你跑AC分析時, 你給的信號輸入DC 是給1.2V嗎???
4 Z: F1 E4 [. _3 J3 i0 t若是??你的power是1.2V, 輸入DC LEVEL 1.2V 有些
MOS的操作區間應該會掉出飽和區, 這樣gain應該會掉下來
  \) e' t1 N! |# P. I若不是, 那你的AC分析點並不是你跑暫態的操作點, 這樣你的
9 a) n1 G* P$ S頻率響應結果並無法對應到你的暫態響應結果

Bookert0921

我貼code好了，剛剛發現點圖好像除了我自己以外都要錢
. b3 a* Z! n% j  R" q真的很抱歉，我不想故意歛財

% @5 M$ D( p8 O0 ~9 H0 ~/ m1 v1 _/ b以下為第一部分
. n* ^& t' S1 A7 G/ }
3 ?. c3 F# y9 E.option post accurate acout=0
.global vdd gnd!
' U& q' p" [: c8 k
8 g0 a# ~6 O  b* d****** Supply ******
% X6 y: x- X6 M8 r) B4 ~# O! p4 ?3 b5 _
2 q. G( }+ Y' z, _5 ~7 u2 b/ J* mVdd  vdd gnd! 1.2
7 }1 S& B+ I3 F) B( b( hVss  gnd!  0  0
Vin1 vin+ gnd! DC='vdc' AC=1
Vin2 vin- gnd! DC='vdc'
- G% V! @* ?4 r0 T*Vin1 vin+ gnd! DC=0.6 pulse (0V 1V 0 1u 1u 10u 20u)*SR
Vin1 vin+ gnd! sin(0.6 0.6 100X 2ns)
+ T0 s" {7 S$ _  C3 Y7 N3 j0 e0 j.param vdc=1
**************************************************

* j  v3 B3 w& _4 V0 F3 O+ q*bias*

" s& ?3 w7 P/ Z! U) n% Q3 e) o, [.subckt BIAS vbiasp vcascp vbiasn vcascn

1 `& x  d' Q2 }9 v' EM1        vbiasp        vcascn        nc        gnd!        nch        w=10u l=1u M=1
M2        nc        vbiasn        nd        gnd!        nch        w=10u l=1u M=4
+ r  ~" [5 S' A3 _4 @M3        nf        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1
M4        vbiasn        vcascn        nf        gnd!        nch        w=10u l=1u M=1
M5        vcascn        vcascn        gnd!        gnd!        nch        w=2.5u l=1u M=1
M6        vbiasn        vcascp        nh        vdd        pch        w=30u l=1u M=1
M7        nh        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
% C7 r/ M% C; \! g2 yM8        ni        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
M9        vbiasp        vcascp        ni        vdd        pch        w=30u l=1u M=1
9 u  L( r9 @- |1 N& `& }M10        vcascn        vcascp        nj        vdd        pch        w=30u l=1u M=1
M11        nj        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
M12        nk        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1
M13        vcascp        vcascn        nk        gnd!        nch        w=10u l=1u M=1
0 j, H* y; V; B8 |7 E. N8 R4 H1 UM14        vcascp        vcascp        vdd        vdd        pch        w=7.5u l=1u M=1
" D- _9 M7 J% Z/ N' [Rb        nd        gnd!        2k

*start-up*
M15        vbiasp        nl        gnd!        gnd!        nch        w=10u l=1u M=1
M16        vcascp        nl        gnd!        gnd!        nch        w=10u l=1u M=1
M17        nl        vcascn        gnd!        gnd!        nch        w=10u l=1u M=1
M18        nl        gnd!        vdd        vdd        pch        w=0.2u l=1u M=1
+ G) C) X0 L! c, U4 t) e
( r0 W! \2 L5 r.ends
! S2 L$ _- p0 e+ B; R
Xbias        vbiasp        vcascp        vbiasn        vcascn        BIAS

*first stage*
Mq1        n1        vin+        n3        gnd!        nch        w=10u  l=1u M=10
*Mq2        n2        vin-        n3        gnd!        nch        w=10u  l=1u M=10
Mq2        n2        vout        n3        gnd!        nch        w=10u  l=1u M=10 *SR test
Mq3        n1        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4
Mq4        n2        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4
. y0 v/ _, }* K$ M' R; nMq5        n4        vcascp        n2        vdd        pch        w=30u  l=1u M=1
! ?4 E" P5 Z: B) r4 K/ lMq6        out1        vcascp        n1        vdd        pch        w=30u  l=1u M=1
Mq7        n4        vcascn        n5        gnd!        nch        w=10u  l=1u M=1
Mq8        out1        vcascn        n6        gnd!        nch        w=10u  l=1u M=1
. U8 T( h. K! ~: Z9 \% DMq9        n5        n4        gnd!        gnd!        nch        w=10u  l=1u M=1
% S0 d* c5 v6 l" n8 ~+ x* LMq10        n6        n4        gnd!        gnd!        nch        w=10u  l=1u M=1
: ~* z. T8 Z" _% m9 e" n/ FMq12        vbiasp        vbiasp        n1        gnd!        nch        w=10u  l=1u M=1
Mq13        vbiasp        vbiasp        n2        gnd!        nch        w=10u  l=1u M=1

Bookert0921

以下為第二部分，感謝大家看到這邊
, i4 ^1 l/ f. i, d4 W, Z
Mbias2        n3        vbiasn        gnd!        gnd!        nch        w=5u l=1u M=13

1 u. ?" K* u/ Q9 D1 @*two stage*

Mt1        vout        out1        gnd!        gnd!        nch        w=10u  l=1u M=6
Mt2        vout        vbiasp        vdd        vdd        pch        w=30u  l=1u M=2
- M% r3 e* W- {! R
% k9 ]1 |5 _% |# }4 }/ WCload        vout        gnd!        200f
1 c- y+ r) S* \5 J
*lead compensation*
$ p5 c5 r# L5 v6 k% _% i5 s  t6 ZCc        vout        n7        4p
  @2 m7 ]: R0 |+ Y6 {+ c! {Mc1        n7        vdd        out1        gnd!        nch        w='Wc'  l=0.2u M=1
*Rb        n7        out1        'Rb'
.param Wc=0.8u
! C# b- m2 h: v. m2 {4 I3 v
****** Analyplysis ******
.op
* u$ d9 s7 B2 N1 h0 R2 L9 N2 M0 m8 {*** DC ***
9 q' L$ @% D' A3 d5 U+ E*.dc vminus 0.59 0.61 0.001
*.measure dc        Input-Offset        FIND        v(vin-)        WHEN        v(vout)=0.6       
: N+ K- ]2 B9 k1 T# d*** AC out ***
" V( R  W. E! z; S/ ~: q*.ac DEC 100 1 200X
.measure ac         Unit_gain_freq         when         vdb(vout)=0
3 ?5 Y; M4 {) n- W( X( S% R.measure ac         phase         FIND         vp(vout)        when vdb(vout)=0
! D1 J  c2 h! o6 {.measure ac         gainmax         MAX         vdb(vout)
9 n5 d4 A  P, C  p; G9 [.probe ac PM=par('vp(vout)+180')
1 N0 D9 z# E. F" e( y! R.probe vdb(vout)
.probe vp(vout)
.temp 27
& P* J; s8 V( m# G*** Slew Rate ***
4 [* s- s: F5 A5 P8 [/ N3 h.tran 1n 2u *100u
*.measure tran UPSR DERIV v(vout) AT=0.5u
2 o. T9 m. d, Z' b4 }- A8 ?' N*.measure tran DNSR DERIV v(vout) AT=1.5u

.end

arsenal_he

You opamp is not rail2rail in or rail2rail out, and even for 1v application, still you need to decrease the vdsat of your current sources

e2000

看起來是你第二級那邊有問題，一般的摺疊疊接怎麼跑都沒有這問題
不然試看看把把L調整一下，不知道你是不是因為要衝增益或是計算方便才把L調這麼大

dennishsu123

檢查一下bias ckt 的 vbiasp vbiasn 波形是否為一常數值

li202

VDD才1.2V,
; c% u  a1 O* V+ ?- n) N輸出端又是class A, 怎麼能夠讓你跑rail to rail??
, o0 D* y4 X* W% b* P. j) `Vin能到0V也是大有問題,輸入端也不是rail to rail,
; ?# i3 A+ x% C; \/ sVin=1.2V的相位失真應該是在輸出端, 因為早就失去它飽和區的操作~~
1 Q6 p- [) V0 |3 p% i0 sAC沒有問題是因為你的輸入偏壓點DC=0.6V,當然合乎她的工作範圍
$ u  M0 r8 c# }3 t& W9 d用sweep的方式,DC=0~1.2V,你就會發現哪些偏壓點的相位失真了

這是新新手常出現的問題

Bookert0921

8 R+ G6 d* w% w5 O  E' ]
- V/ W4 Z0 l3 l7 Z我後來debug出來了，跟大家分享一下，以下先回應各位大哥的問題
1 R& Y* ?5 W8 G/ f$ F  L期望可以學習到更多的東西
3 P! Z+ [3 P! G2 A2 {, v
回應阿森納大
5 M/ Z0 v% I- |( R* ]$ {  n就算input不是rail to rail，其整體操作打0-VDD的方波在接成unity gain buffer還是可以達到應有的輸出
; d5 I. y0 V9 n4 M6 l只是在那時並非操作在電晶體該存在的區域，所以速度會呈現像是e^-1次方緩慢成長而非線性增加
以下圖為例，是一個PMOS input的two stage OP
% |. x" Y% q6 ?* @
當Vin+端為VDD時，電晶體關掉，而Vout逐漸上升
左邊Vin-那顆電晶體也逐漸關掉，但相較於右方輸入級接到的是絕對VDD的值
左邊電晶體關掉但因為Vout還沒等於VDD所以subthrethold leakage會比右邊的大
最後逐漸將他充到接近VDD而完成一次buffer的操作
" |) m6 q" j+ f$ ~
, R( G  Y; o8 \! ]- g7 l而輸出端是rail to rail吧！輸出為零時把下方NMOS壓到triode region輸出VDD時電流源自己triode
我之前在模擬一般的two stage OP和gain boosting OP時打方波進去都是OK的

, s  }5 i) ]! Y/ |: F' r回應e2000大
channel length是為了在低壓下實現出高增益的放大器
8 C  N7 B- I) C; r* ^主要是因為之後要做的DAC大概估了一下gain error導致的nonlinearity而算
0 C' V2 K4 y& B: A速度上的考量是還好，重要的是精確，所以當時才會以length為1下去做設計

Bookert0921

回應li202大
輸出端肯定是可以跑0-VDD的，雖說是class A操作，在大信號的操作下
仍然有辦法把電流源hold住或者把它全部導到地
9 B7 W" Z/ W7 Z, f而針對你所說input DC位準在1.2V下其他電晶體會跌出saturation
我有不太一樣的看法，一般來說NMOS input，在意的是common mode的下限
  {) Z9 \7 D% v+ K而PMOS要注意的是common mode的上限，對NMOS input而言
4 D5 a+ X0 c" @# B" d! S$ O% X只要操過那個點之後電路都會維持在saturation region
, M6 r/ V4 q7 e( F! V- g2 i而會改變的是電流源的drain端voltage，但那只會讓電流源更加的deep saturation
所以應該不會造成其他電晶體跌出saturation外
而輸入端rail to rail我在前面回應過阿森納大，我認為輸入不是rail to rail沒關係
) p. j1 P0 _' v; v; S+ H若有rail to rail的方波打進來，接成unity gain buffer後只要輸出可以rail to rail即可呈現

Bookert0921

後來這個暫態的問題我自己的發現是因為folded cascode這個獨特的架構
4 x4 }& O: O% L' v( x如同B. Razavi AIC的p.333和Martin的p.268，我把圖抓出來如下所式
& t9 C3 A! b, Y) q* y5 R, I2 n3 \當Iss>Ip時會潛在性的造成電路有不穩定的可能發生，我當初設計時有加入clamp transistor(圖上沒畫但code裡面有)

但是因為folded那級的電流太小，以致於NMOS的drain端遭受很大的暫態
0 w1 ?. Z* V5 I) X; I所以我就加入.ic去看該點電壓在何時會導致不穩定，在將folded那一級的電流給加大
* _8 {; K* A& P$ q. M9 w8 t4 C如同書上所講，當Iss=Ip似乎是個比較好的設計，這是我這次學習到的教訓

* T9 ~+ D4 C8 u* c6 k/ i: b如果覺得小弟哪邊觀念不對，希望大家不吝指正
電路設計就是需要被大家教訓一下，才會刻苦銘心
以上，謝謝大家

semico_ljj

回復 17# Bookert0921
我觉得可能不是这个原因造成的！

chungming

your input command mode rage is 0 to Vdd - (Vsg1+Vdsat5)
! i: O( ^0 w. D, r; |3 \: X* t( Koutput command mode range is Vdsat7 to VDD-Vdsat6

. ], A9 Z7 z# hif this opamp is connected as unit gain buffer,
then the input & output command mode rage will be the same as vdsat7 to Vdd - (Vsg1+Vdsat5)

don't trust simulation too much !
If you really want to design a real world opamp.

Bookert0921

謝謝chungming大的回應
可以請問一下，考慮上述in/out common mode的情況下
; t5 f3 t" t. [, ~- }接成UGB為何在模擬上仍可從follow input的方波從0-VDD