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[問題求助] 跑LVS如何忽略dummy

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1#
發表於 2009-7-9 09:34:20 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
目前是用cadence來跑DRC、LVS等模擬,
  X+ O# ]9 {7 @6 l  {8 T7 a( s而最近使用新版本的rule與新版的calibre,
# O; c- k0 E! o& W1 ?8 W原本畫的dummy(如附圖)
9 z* j! H# N" \) a在mos旁加上同樣的poly dummy,
5 h0 J- N7 k, {! k卻會被判斷成元件,
" _, k' ~0 k4 g5 _9 {! ^) A1 Z而爬文後了解可以從lvs option中設定或是在電路中加入dummy等等的方法,; B. ]9 T& Q/ P7 l# S

& V8 {" A6 ]' a1 ?5 |/ d想請問若是要在lvs option中設定,* w2 n  O. v! N# E
是需要設定哪些選項,
7 A5 d8 i3 o8 x0 x6 C8 b. Y" X+ U' C
懇請賜教,謝謝。
7 N# m' L; u2 q  h: x2 b: W
, _0 V! Z$ G9 l4 o; p, i# b

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2#
發表於 2009-7-9 11:59:57 | 只看該作者
應該是要去了解 COMM. FILE 如何定義DUMMY  
; Q  l: Q( |9 z, v8 o% {  G7 j2 c9 T! N
照他的方式畫 就好了
3#
 樓主| 發表於 2009-7-9 13:14:58 | 只看該作者
剛剛從lvs option中設定filter
4 x% I) P: @  \+ D! }! e* S9 {+ O( p3 H  q+ G% _7 c7 J' [8 W
後來跑lvs驗證無誤,
( E  D' |) a' L- a  z- j  N( M5 b
暫時ok了,8 T% I2 I! U; m% e5 q  c$ ^
7 t$ _2 [4 l7 \- U$ |  p
感謝大家提供的意見,
& @9 r7 d! \# c2 ?6 F* {) p! \$ e4 W: X0 x8 p# H
昨天有請教dummy的畫法,' a# i5 H# R# a+ L9 L

5 I* E+ ~" ~* e/ S不過要符合rule似乎要把poly dummy也要接到節點去,' d. C0 \  ]2 d) l( h
. p, }. s- v: {* ]: g- B
感覺似乎會很複雜,這我還有待考量。8 m8 l# h/ I! x+ X+ U* |. Y2 _
" Y( ~" y" P. d* x# V5 o9 Y
而目前從filter設定忽略dummy這方法是可行的,
5 t& v) {% c& \0 _# e7 b- l9 j' X- J4 o* A6 y9 h" [0 O! m
我是設定如附圖,如果有相同問題的可以試試看。, _3 p2 t$ D0 _4 E0 K
3 [* r& i) d% Y/ D. ?8 Z" P
如有任何意見也可以跟我討論~~
" A; o% z& a( P% @0 h9 k6 d/ }" L5 E. U+ l: M  m: C

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4#
發表於 2009-7-9 18:00:55 | 只看該作者
如果電路上允許,也可以把G,D,S都街接成一個節點...7 {* V) |3 T: Z
這樣就會辨識成一個節點,2 P5 x8 p, \* o' x9 W1 M
如版主的layout 圖,dummy沒有contact的那一邊可以打上contact跟dummy的G跟share的那一邊接一起,當作一個節點...
5#
發表於 2009-8-6 11:56:27 | 只看該作者
虽然lvs是ok了,但事实上dummy的地方确实会有元件的存在,会不会有不良的影响?我还是比较赞成4#的做法。
% T" Q% z$ C# e7 U) i5 U- s# y* `9 g0 C
[ 本帖最後由 pph_cq 於 2009-8-6 11:57 AM 編輯 ]
6#
發表於 2009-8-6 12:11:53 | 只看該作者
我覺得還是用比較正統的作法比較好  - H; L7 H" o: _( N4 R$ r) ^
3 W% h  a  e5 l; R& \/ i1 A# m
不過我門公司 是用跟4樓的大大作法相同  }; |# |( b, @( k; s- U, [

4 {+ p0 a) D+ `! v忽略的話可能會有其他不確定因素的存在
7#
發表於 2009-9-2 21:53:29 | 只看該作者
good.....but floating drain.source is unpredictable point in circuit
8#
發表於 2009-10-1 13:28:42 | 只看該作者
SDG 都接相同POWER 即可!!!!!!!!!!!!!!
9#
發表於 2009-10-1 15:12:53 | 只看該作者
它每一層有面積的限制,所以必須遵照他的限制,不然會一直出現面積的問題,DRC LVS就不會過。
10#
發表於 2009-10-13 13:56:59 | 只看該作者
还是要求designer把有的dummy器件加上,这样存在的寄生效应也能仿仿,另外将来debug也能发现这边有个dummy  device,省得到处找器件。
11#
發表於 2010-4-23 18:04:35 | 只看該作者
我在layout培訓課程授課內容會提到0 V8 t. G+ h' y* v# u  u
' ^/ u; ~+ W7 g4 p' }5 o: K2 k
驗證DRC,LVS,ERC等等,不可以輕易的作option mode changed.
( d& _2 d& g, i8 v1 @除非你是非常清楚option mode changed 對電路與晶片的影響。
9 S2 e/ ^- s$ d6 ?$ k否則只是為了pass DRC,LVS,ERC check 就擅自修改option code,很可能會帶來嚴重性的良率問題甚至引起noise and latch-up或是failed8 u$ w8 ]6 Q5 a9 b3 A- X
特別是和電氣特性有關的ERC,layout的幾何圖形是一種電學的呈現,端點電位飄移就會嚴重影響電路模擬的正確性。如body-effect, Vth 飄移, switch point.......
) C0 R+ I6 y& g% ~: t/ }) e" u
5 f8 }4 F" w% v" V0 x+ \. Q6 L" C" O佈局工程師必須要解製程技術與電路設計原理,然後再多了解驗證工具的command file使用指令與寫法,才能做出決定。再未充實能力或是沒有把握,請向主管回報,由主管決定。
12#
發表於 2010-4-27 16:04:13 | 只看該作者
認同樓上的~不要亂改的好~~LVS只是用PC去做CHECK~不能為了~PASS去做~要合乎~LAYOUT~規則~
13#
發表於 2010-4-29 16:44:33 | 只看該作者
楼主dummy应该将gsd三端连在一起的~
14#
發表於 2010-5-3 11:31:55 | 只看該作者
新手來聽大家的意見~/ _% k; f8 w) ~3 o
(努力筆記)
15#
發表於 2010-5-3 23:11:17 | 只看該作者
來吸收知識的~謝謝分享 感恩
16#
發表於 2010-5-4 01:41:38 | 只看該作者
为什么有这样的dummy管的啊???
17#
發表於 2010-5-18 14:40:33 | 只看該作者
請RD在電路上加上DUMMY的部分
9 w( D. x4 W, O$ X. m一來可以讓RD決定電位(LAYOUT只要盡到完全告知)
) Q% m% D) g7 O1 g' z. h$ r二來有漏電也才知
: J: `! m  z" P- |三來保護自己         
* z1 F) Z: n& a3 {1 f四來出包不會黑
) h. E: \9 q% J, A五來日子好過點1 l7 `2 W; h1 x/ M( I3 Y, ]
六來有這麼多好處,還不去加
18#
發表於 2010-5-19 21:08:44 | 只看該作者
dummy mos一般应将mos三端short接在电位上
19#
發表於 2010-5-26 14:21:29 | 只看該作者
完全同意17樓大大的說法~~~
# Y/ z# r) ?4 {0 o各人造孽各人擔~不要輕易冒風險
20#
發表於 2010-5-27 10:20:57 | 只看該作者
S,D,G,B都接在一起就好了!
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