跑LVS如何忽略dummy

w765432001

目前是用cadence來跑DRC、LVS等模擬，
而最近使用新版本的rule與新版的calibre，
原本畫的dummy(如附圖)
# _0 y6 x- T# Y; m' E$ f7 t在mos旁加上同樣的poly dummy，
卻會被判斷成元件，
7 Q* B- G$ J8 g1 a$ z$ n  W6 c而爬文後了解可以從lvs option中設定或是在電路中加入dummy等等的方法，
8 m/ d0 R2 W0 H" s  J$ v( r
想請問若是要在lvs option中設定，
是需要設定哪些選項，

  A- L4 Q2 l& n0 X) P懇請賜教，謝謝。
; |, v) t  Q  W: I/ D
; X' w4 R3 `' H* t" e0 A

clarkhuang

應該是要去了解 COMM. FILE 如何定義DUMMY  

7 F  J0 l. {: H; [( u! [照他的方式畫 就好了

w765432001

剛剛從lvs option中設定filter
+ a& p# q1 @& X
後來跑lvs驗證無誤，

/ l8 V6 `! G7 V5 a暫時ok了，
4 u) d, E; Z- i6 i5 w8 f9 b
感謝大家提供的意見，
8 ^7 M% h  x9 r$ X
昨天有請教dummy的畫法，
8 W: }, i! j) h2 ^6 U8 c
不過要符合rule似乎要把poly dummy也要接到節點去，
) k' ~0 C( j3 I
' U/ J" l  i7 h1 U- E5 O感覺似乎會很複雜，這我還有待考量。

- j9 Y1 H( m1 T+ V) Q) ~0 i而目前從filter設定忽略dummy這方法是可行的，
# _* A& ]6 ], H: b% X4 m; t
我是設定如附圖，如果有相同問題的可以試試看。
3 ?$ L- y& B& n" l. H2 K- k0 x
7 {2 u" C2 b2 T3 ], m# R如有任何意見也可以跟我討論~~
8 ^3 @+ j5 t' C6 d3 i! O2 r
2 s: X- b% S: O9 p4 t+ Q

hyseresis

如果電路上允許,也可以把G,D,S都街接成一個節點...
: k; d8 a8 C6 N, E9 r, i- s: p這樣就會辨識成一個節點,
2 n1 {5 x7 J" I8 |0 K2 s4 I. y如版主的layout 圖,dummy沒有contact的那一邊可以打上contact跟dummy的G跟share的那一邊接一起,當作一個節點...

pph_cq

虽然lvs是ok了，但事实上dummy的地方确实会有元件的存在，会不会有不良的影响？我还是比较赞成4#的做法。

[ 本帖最後由 pph_cq 於 2009-8-6 11:57 AM 編輯 ]

clarkhuang

我覺得還是用比較正統的作法比較好  
/ M, f) }+ Q! T) V5 W& V' G# ?
1 _, h7 K3 Y; M/ `% N不過我門公司 是用跟4樓的大大作法相同
* w" }2 ~2 w5 n
+ }( z' Q2 ~* ?/ b忽略的話可能會有其他不確定因素的存在

cas

good.....but floating drain.source is unpredictable point in circuit

fuzzyer

SDG 都接相同POWEＲ 即可!!!!!!!!!!!!!!

gcd68388

它每一層有面積的限制,所以必須遵照他的限制，不然會一直出現面積的問題,DRC LVS就不會過。

fabc

还是要求designer把有的dummy器件加上，这样存在的寄生效应也能仿仿，另外将来debug也能发现这边有个dummy  device,省得到处找器件。

jkchien

我在layout培訓課程授課內容會提到
8 s! n$ y# D; o8 _! e; D4 O1 ?
" Y' |+ J7 q2 T# G1 ~- U3 b驗證DRC,LVS,ERC等等，不可以輕易的作option mode changed.
: w9 ^, z) ^3 ?5 R3 K' F; h' N除非你是非常清楚option mode changed 對電路與晶片的影響。
" I5 C; h) x$ _, C. K- G& H否則只是為了pass DRC,LVS,ERC check 就擅自修改option code，很可能會帶來嚴重性的良率問題甚至引起noise and latch-up或是failed
特別是和電氣特性有關的ERC，layout的幾何圖形是一種電學的呈現，端點電位飄移就會嚴重影響電路模擬的正確性。如body-effect, Vth 飄移, switch point.......

; X* x& |6 t" B0 F8 E; f8 S6 U佈局工程師必須要解製程技術與電路設計原理，然後再多了解驗證工具的command file使用指令與寫法，才能做出決定。再未充實能力或是沒有把握，請向主管回報，由主管決定。

dysyase

認同樓上的~不要亂改的好~~LVS只是用PC去做CHECK~不能為了~PASS去做~要合乎~LAYOUT~規則~

zhifj86

楼主dummy应该将gsd三端连在一起的~

juro0827

新手來聽大家的意見~
(努力筆記)

winch0502

來吸收知識的~謝謝分享 感恩

yuany

为什么有这样的dummy管的啊???

shmiyi

請RD在電路上加上DUMMY的部分
! a% w4 x* p$ q! Y& G3 d. [一來可以讓RD決定電位(LAYOUT只要盡到完全告知)
3 ]' {+ ]# W9 c2 E  N- X' `二來有漏電也才知
# R4 R( [! ?/ ~) `/ A5 w: t三來保護自己         
0 ]. [* W1 c* E1 h四來出包不會黑
; E, H/ A0 q3 ~; [" ~五來日子好過點
六來有這麼多好處,還不去加

xuguishuang

dummy mos一般应将mos三端short接在电位上

A52030999

完全同意17樓大大的說法~~~
" B$ w( K6 I' x; \/ s各人造孽各人擔~不要輕易冒風險

semico_ljj

S,D,G,B都接在一起就好了！