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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Layout設計討論區 › 新手layout 學生題~missing gate?
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[問題求助] 新手layout 學生題~missing gate?

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1#
發表於 2010-2-6 21:38:13 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
剛剛layout完) m) U; Z7 t; E( ~2 y0 u
4 `. a5 D& v( W$ p/ {. E. x
drc過了6 u+ R. o, U/ `% M! F+ M- z

4 \  U! i( I7 m: e可是lvs一直說是missing gate
4 @% V; U6 m4 u1 @, c3 ?$ U% J  t( W0 }& n# P8 g
請問missing gate有可能是哪些地方產生問題..
% S( d1 V2 v! j  Y  b: F* S; Q6 l  E
debug一天了..就是有盲點..- @, P. e9 ?9 u7 e
/ l& W" B9 ^2 x( d
請高人指點指點 <●>
9 L# F& b# D8 `) I0 s. L9 s2 N+ _, m9 Y, x' q5 H, `) P" l
謝謝^^
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2#
發表於 2010-2-8 14:42:07 | 只看該作者
多PO一點訊息上來' V% C+ `3 a4 `9 h
如 LVS  report
0 w: V4 N2 l2 l4 L+ p. c以目前看到的資訊! M' i, O: \) L& u
只能 "博杯"  來問神明ㄌ
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3#
發表於 2010-2-25 14:50:17 | 只看該作者
可能是你線接錯了
& P' m4 }4 l" G% w導致LVS判斷你有地方沒有畫出來
/ d/ C& j* d- ~- y( H$ [8 L不過看到你的帳號....我想你還是去問學長吧XD...
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freeson
4#
發表於 2010-3-20 23:03:22 | 只看該作者
看是不是port name設錯~  或是一時手抖...動到schematic XD
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rd66529
5#
發表於 2010-3-29 15:51:47 | 只看該作者
那應該是你的線有接錯了~
8 f: ^; M  o  B; K# B& _才會導致mos認不到~
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6#
發表於 2010-3-30 11:24:23 | 只看該作者
呵呵' Y0 E/ f2 C+ h, O, Q7 @

; Z4 F( L' z) \1 R4 \+ R這問題很常見0 {9 g$ V2 l% U& E
$ H0 r" |! o- G
也很好解決...
! P+ _) F3 x* L% {# Q! I" m/ l
9 V4 H& {$ f2 F) W: ?2 V$ n, S4 p( D你去看lvs的 report( p( b  v4 p7 R: }# F1 J4 r  T
往下拉~# L: }# ?3 t  ]. p8 q/ R9 `
會看到一個資料
' I& W% M% p; u! H- V& {上面寫
- q3 W% H: y2 H2 Esource 和 layout, W! u- i' c8 M! t# k
你兩個去對照一下
2 K% Y% B' I2 K% V( o就可以看到是那一個閘極畫錯了
: s, Y; z( |$ f7 ?$ W; V! P不能說畫錯!應該說 電路和佈局不依!!!
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tsung105
7#
發表於 2010-7-6 11:52:16 | 只看該作者
要看Layout and Source 的MOS數目有沒有一致
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8#
發表於 2010-7-6 18:13:22 | 只看該作者
有可能是你接線沒接到- ], h1 B6 Z5 F0 Y1 ^
你看看是~layout還是電晶體閘極層問題
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9#
發表於 2010-7-9 09:46:24 | 只看該作者
從最小的模塊做起，一個接一個的完成驗證
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10#
發表於 2010-7-9 09:46:24 | 只看該作者
從最小的模塊做起，一個接一個的完成驗證
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11#
發表於 2010-7-13 22:29:52 | 只看該作者
missing gate 應該表示沒有抓到閘極的腳位/ V" _8 p8 X1 Q1 R/ \+ z* C
你應該由電晶體邏輯閘跟layout去查看看腳位
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