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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Analog/RFIC討論區 › 請問D flip-flop與TSPC間差異性
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[問題求助] 請問D flip-flop與TSPC間差異性

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e2000
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1#
發表於 2009-7-8 20:31:17 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
爬文發現暫存器方面比較少資訊8 @& V/ R8 ^8 ~# }3 }
目前在高頻電路像VCO，PLL方面的暫存器好像都是使用TSPC，那一般邏輯閘組成的D型正反器與TSPC之間的差異性在哪裡呢?
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2#
發表於 2009-7-9 10:32:25 | 只看該作者
簡單來說就是速度" w) h3 p# N/ Q0 u
一般PLL或VCO所產生的震盪頻率動則M或GHz
# l0 O. M- d  C1 F( D一般邏輯是無法轉換那麼快速故採用TSPC架構電路設計
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e2000
3#
 樓主| 發表於 2009-7-9 14:06:58 | 只看該作者
那如果這樣子的話大家都採用TSPC應該更好，除了邏輯閘組成的正反器有兩個相位這個優點，速度以及電路速度都是TSPC佔優勢的樣子。
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gyamwoo
4#
發表於 2009-7-13 03:57:51 | 只看該作者
除了速度之外，POWER也要考慮進去。因為速度高，POWER也會大。再說TSPC是動態邏輯，POWER會大很多吧
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5#
發表於 2009-7-16 14:20:50 | 只看該作者
速度是最主要的考量! charge 可以快速累積導通! 其他type 好像沒這麼快!
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e2000
6#
 樓主| 發表於 2009-7-16 14:41:20 | 只看該作者
所以使用邏輯閘的D flip flop到底好處在於哪裡呢?我怎麼越來越糊塗了.....
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afor
7#
發表於 2009-7-18 14:05:06 | 只看該作者
在低頻時用TSPC 當DFF 會有問題
6 N: z3 Q6 K+ p6 M% @: ~. a) W& V記得在MHz以下就沒在用TSPC。
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8#
發表於 2009-7-19 13:58:59 | 只看該作者
除了功耗外，面積也是一個考量吧？
$ I* Y% i& J7 n( y
4 S7 m! k# l- q
, P' x1 P  F  Z! O+ o# W. s% E系統字數限制好煩人。。。。。。。。。。。。
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rossbug
9#
發表於 2009-10-29 16:19:08 | 只看該作者
TSPC的電路速度快(只有三層)，但是需要漂亮的時脈，否則會錯，還有MOS的大小有時也得注意，有時TSPC會用在PLL的除二電路7 G" h9 Q( t/ B) F2 f; C1 H
D-Flip flop 較robust但是慢(delay 大)' T2 k! `; \, O! S3 m! r3 Z

6 x) f  p4 ?; y; H# a* _6 `% r' G[ 本帖最後由 rossbug 於 2009-10-29 04:25 PM 編輯 ]
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10#
發表於 2009-11-14 20:43:50 | 只看該作者
又學到了一些東西
# w6 E# p! ~% m3 {& O$ r7 S最近在做PFD也在想這方面的問題
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11#
發表於 2012-2-1 15:36:54 | 只看該作者
沒錯，低頻時，TSPC的DFF銜接就會出問題囉
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12#
發表於 2012-2-1 15:38:04 | 只看該作者
沒錯，低頻時，TSPC的DFF銜接就會出問題囉
5 l2 D0 ~: p8 A功耗問題是可以改善的，可從放電路徑著手
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13#
發表於 2012-2-1 15:38:27 | 只看該作者
沒錯，低頻時，TSPC的DFF銜接就會出問題囉/ [5 @5 X5 E! P. Y
功耗問題是可以改善的，可從放電路徑著手
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14#
發表於 2013-4-10 15:02:06 | 只看該作者
是不是比logic gate 組成 的靜態power還要小  但動態power 要來的大 (大很多?)  
0 p  Z% e- f! H3 v8 {Power_dynamic  =  a * C *(V^2) * f  " ^0 p/ {# ]9 L& V7 H  a
靜態power小 是因為 mos 比較少顆而工作電流較少 ?
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15#
發表於 2013-4-21 23:05:20 | 只看該作者
学习一下学习一下学习一下学习一下
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