PLL的CP問題

faith2001

想請教一下 關於charge pump的size設計
& S' C# a) N+ t7 W8 M
' Y% q6 r( C# t8 c# z此圖由台大的paper看到

問題1
9 y8 v+ c* n4 o3 ]. q* W用pmos和 nmos來做up和dn的電晶體
以及在靠近輸出點多加的電晶體 為使輸出阻抗較高所以才加的 然後提高輸出阻抗嗎 ?

問題2
Mfbp下面的電晶體 以及Mfbn上面那顆的size 根據某些論文指出 ratio相差有4倍之多
Mfbp下面那顆ratio是3.1左右 Mfbn上面那顆ratio是0.9, 這樣的設計不知原因為何@@
而且以電流鏡架構來說 Mfbp的電流 應是下面那顆的一半 ?? 看到這樣的size 讓我好奇起來

麻煩大家幫忙了, 感激不盡~
/ v" p2 c3 o( G/ I8 |- ]* J
[ 本帖最後由 faith2001 於 2009-10-6 08:12 PM 編輯 ]

hoodlum

第一個問題,在輸出端的串聯電晶體,是可以增加輸出阻抗
而我覺得更重要的應該是可以使up down的switch不直接
與輸出端相接,可避免switch的一些切換時的side effect
比方說clock feedthrough,charge injection對輸出端
0 P  {% Q- ?) w' P造成的影響,而產生jitter
- |5 v, C# f- D% l( E; b. C+ N
  m2 {3 v1 c4 _0 ^4 v4 g+ n0 h, U第二個問題,我覺得這應跟N P MOS的mobility有關,為使up
和down的電流match所以要有這種ratio比兩倍應是一般的條件
但真正的比例應依照使用製程的兩種元件的mobility來設定

以上是小弟的看法,如有不足或錯的地方,希望高手能給予補充

semico_ljj

第一个问题，还有一个作用是电流镜更匹配！

rice019

第一個問題是因為current mirro所以必須用這兩顆mos
4 l6 {+ A1 ^* B- g) h不過你說的也不是完全不正確
$ g4 M7 c+ n+ x, U因為sat區域的ro比較大 呈現出來的特性的確較抗noise
switch放在current mirro上下方為了為抗switching時所產生noise
0 ^4 x4 D2 l+ ^+ E. o, W, c為了對稱隔壁那條也擺了switch
+ s. S4 u, c9 t% x, i( _
第二個問題必須要看前面current mirro流出來的電流
, o5 R( D# Z8 D2 P* ~因為電流並不是由這兩顆mos所決定
size比例不相同很可能的原因是為了ro的匹配
讓vo輸出端最後往上看的ro跟往下看的ro相同

faith2001

回復 4# rice019

faith2001

非常感謝各位的回答
那我大概懂了 ^^
' ~& X- {& |0 E& J+ z* \難怪我看一些電路 大多都會那樣做

faith2001

看過一些charge pump的電路之後
$ \& c9 b9 b6 b! C0 k9 r- M發現現在大多的作法就是使用電流鏡的架構
或者是使用電壓透過通道調變去控制電流大小
3 Y: E8 z  D) W' {. k/ l又或者是拉回授去控制通道 使上下電流更加匹配
感覺已經做到一種極限啦? 作法都脫離不了這幾樣
  `: R% S8 G5 z6 A6 \* O: g5 E再更多看到的 頂多是加顆單增益OPA
又或者是boots的作法去改善電流匹配問題
是不是沒有什麼在做下去的空間呢???

% r( u& H" P: N8 u! N2 \, e! R7 y不知道是不是我看的東西還不夠多
總覺得關於這塊 大家都在做改善電流匹配問題
或者是像劉深淵教授的方式
* ?* ?% h" z$ N& D; `: h! K9 k利用數位校驗方式去更精準控制電流 使其匹配程度更高
大概是我越看越迷惑了...
' `. \* X% D5 |  S希望對這塊有點興趣的人 我們可以來討論看看 : ) 謝謝。

雷迪斯

感覺還是很難有點不懂
看來還要多看看點書
不過也學到了一些東西

semico_ljj

采用运放去钳制两者匹配会更好一些

deltachen

有關PLL電路還在學習當中，多看看一些大家的想法~~~~謝謝大大分享~~~~