請問 VHDL case state 如何宣告成output pot

DavidCha

如題.....
先前都是使用verilog再寫code
最近拿到前人的code是使用VHDL
4 S1 H5 Y+ y' N/ Q% G遇到一個問題我不知道如何將case 的state 宣告成 output port
想請各位大大 幫忙解惑一下
謝謝
% o3 u: C  [, u; f* |% E! L
code 如下

. I1 f' v+ c/ S! b type state_s is (s0,s1,s2,s3 );  
  signal state : state_s ;
   case    state is                   
           when s0 =>
; P, v" |: N. e3 k! V: h, p2 e             if (***)     then
4 K/ f! y+ w7 ]* ^* u5 i               state <= s1;
. C% G  _0 @8 |+ t2 l) s6 J                       when s1 =>
                                 .
                                 .
- [/ h0 S7 G' |. ]- M4 _, ~                                 .
                                 .

addn

您好
# Y, K, {$ A  U
; ?( r4 K. l6 `$ P  g$ o. U  有一個方法,你的state狀態有四個,
- R( Z+ ?$ y; q9 f+ I( i用SIGNAL  state :STD_LOGIC_VECTOR(1  DOWNTO 0);
% f/ U/ R8 p: Q( |來取代你的狀態機宣告type state_s is (s0,s1,s2,s3 );  
  signal state : state_s ;

* ]9 V$ |/ x6 h8 [! f& Y然後就可以 state_output<=state;
- B9 I0 i! w0 w6 \" m假設state_output宣告為輸出OUT STD_LOGIC_VECTOR(1 DOWNTO 0);
. p0 H- p2 y9 N$ \
3 `" o9 ?" N  y+ u, n不過此法可讀性不佳,因為你要自己定義state={00,01,10,11}分別代
/ S( `: ^' J, |, J& h# g表甚麼狀態
: E- h1 u6 H; {! Y! f
請問你的state為甚需要輸出?