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小弟也來提供點淺見:
/ F/ p% ^& O! W# |0 Q- x* s
9 j3 Q% p! n/ E: J第三個問題 :1 v8 Y% x/ y! D4 v) n. F, Y
two stage OP在沒頻率補償的情況下,dominant pole應該是落在7 y* U7 V0 X/ l8 M
輸出端,而secondary pole是落在第一及輸出端,因第一級的OP較大$ U) M, q' J- Q. h$ s5 s% f# V" [% ]
C應該是current mirror 的active load裡的mirror pole,但此& W) ^" A0 v, O$ o
點看到的R卻比較小,約為1/gm, 而第一級輸出阻抗可以提供大的R但卻2 y( x. b0 @4 O9 @1 a; V
僅MOS的寄生電容來提供極點的C,所以第一級都是大R配小C,或小R配大C
1 b. X( ~8 G3 t X! ]2 u4 ~' m9 h# P 而輸出點通常看到的loading C會比較大,且第二級也可提供夠大的輸出
4 x% o( C, J3 B! d3 M) \ 阻抗,所以在沒頻率補償的情況下,主極點會落在輸出點,次級點,落在第一
: `( n9 r. E& K- S, m 的輸出點 |
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