请教几道analog面试题

stanleyy

都是些纯技术的问题，关于op-amp的。

1. 比较三种结构：a. 2-stage op-amp (active load, class-A output stage); b.
telescopic op-amp; 3. folded-cascode op-amp。3者各有什么优缺点。
0 V/ h  |+ l8 q
2. 设计普通的2-stage op-amp，是第一级还是第二级的gain比较的大？为什么？
2 r2 A0 l2 n- K# m
. H. s: |/ m) ?1 r3. 普通的2-stage op-amp,如果没有任何freq compensation,那么那个是dominant
  w* |6 z& ^3 b& H6 L0 n7 a+ hpole?哪个是secondary pole。请解释为什么会是这样（就是说，你要是说第一级输出
$ P0 b! H+ Q) Y是dominant，那么好，解释一下为什么它是dominant;反之亦然。）
1 U/ g4 O9 ?2 f0 k+ ~
4. Miller compensation一般是怎么work的？通过Miller compensation,原先的
) |! g, Q# Z! a( ?1 Z/ zdominant pole现在怎么样？secondary pole现在怎么样？为什么会出现这样的情况（
) d0 C/ s" z( y) B# [4 C% |8 z我们都知道Miller是pole splitting,让低频的pole更低，让高频率的更高。你要回答
的是为什么会这样？不是单单从公式的角度）？
( R! s; V8 m* V# [4 h5 F
- F! b% D! V6 x$ Y5. Noise，对于一个input pair来说，是PMOS or NMOS 的noise更好，请解释主要是什
么东西引起的。如果降低noise，gm需要减少还是增加？
# B9 r! t- O. J7 ]1 M8 T- V% ^
9 d+ I2 d1 Y2 v* J( H) L# v6. offset，对于一个普通的2-stage op-amp，有哪些offset （input diff pair,
1 \$ q6 B; t: F5 ~% c$ q. u- Q: T/ }output of the 1st stage, etc）,在这些offset中，哪些是有major影响的，它们各自
的影响分别是什么?
: f$ R/ K8 j# p2 u
期待牛人的详细解答。。。

kuohsi

1.請看Razavi的書 P.314

2.通常是第一級，這樣input-referred noise 較低。

5.PMOS可壓低 flicker noise，但是60nm以下差別越來越小。gm當然是大好，理由同2。
4 ?8 \; c1 K+ f8 S' N8 ~
其他忘了，請各位高手解答！

finster

offset主要區分成二種
( ]5 J) ^. m! {" W一種是Vt的offset,另外一種則是current mirror or current source offset
- t# \) L1 }# I; H8 ?. aVt的offset主要的影響來源來自第一級的differential input stage,這個offset主要來自製程廠的因素所造成,這個offset絕大部份的評估是以製程廠所提供的技術來決定這個Vt的offset值為多大,一般而言,面積愈大,Vt的offset會愈小,PMOS的Vt offset比NMOS的Vt offset要來的大,若要消除這個offset,可以從input stage size著手改善,或者可以從layout手法與對稱的方式來改善
" ~! W* ~- v: o: O% G) d+ t$ `: }第二種current mirror or current source offset大都是講第二級的部份,形成的原因乃是因為current mirror並非理想而造成的offset
這兩種offset以Vt的offset影響較嚴重,也較難解,因為area會直接決定Vt offset,而current mirror or current source offset的等級跟Vt offset比較起來小很多,一般來說都是先考慮Vt的offset,若有其他餘力或者area,再來解current mirror or current source offset

hoodlum

小弟也來提供點淺見:
7 C/ D/ V+ R# q9 E2 p) n9 x
; A/ C2 k7 o$ Y- j+ L6 [第三個問題 :
9 H* `' V, H( y1 q3 J      two stage OP在沒頻率補償的情況下,dominant pole應該是落在
) ~- `( {) s. y3 P* B4 e9 H       輸出端,而secondary pole是落在第一及輸出端,因第一級的OP較大
       C應該是current mirror 的active load裡的mirror pole,但此
       點看到的R卻比較小,約為1/gm, 而第一級輸出阻抗可以提供大的R但卻
       僅MOS的寄生電容來提供極點的C,所以第一級都是大R配小C,或小R配大C
! u/ L# e" j) e* n5 _- u; I      而輸出點通常看到的loading C會比較大,且第二級也可提供夠大的輸出
6 p' f) Y( g- _( i       阻抗,所以在沒頻率補償的情況下,主極點會落在輸出點,次級點,落在第一
6 W9 Q3 |6 k5 E! q' Q( r       的輸出點

water100

請問樓上的前輩
( A4 u- M+ d2 p# v7 e4 o, x3 D, n何謂mirror pole呀?!  是current mirror造成的是吧!?
而這裡我記得會有所謂frequency doublet現象是吧?!     
$ i5 @/ U4 ?  I, N' _/ |. M' W9 k4 Q第一級是大R(應該是指Rds並聯吧?!)配小C ,
% D" O" S4 l$ C  ?7 |5 s小R配大C 是怎麼來的呀?!
謝謝大家的回答^^

hoodlum

第一級diode connection 那顆MOS上的寄生C較大
' n1 `3 E6 D7 f5 c# o但此極點看到的R為diode connnection的MOS所貢獻
約為1/gm比第一級輸出阻抗小,所以第一級中的pole在
無頻率補償的條件下,極點落在較高頻率形成非主極點

fu20094376

两级运放的主极点应该在第一级的输出端，次极点应该在输出端！
8 O" y. a$ g0 K( m& A   一般的两级运放的第一级主要实现增益放大，第二级主要实现输出较大的幅度和一定的增益，对于具有较高的增益的第一级来说，输出的阻抗是十分的大的，并且输出点的电容就是第一级的输入电容以及本级的电容的加和，该电容也是十分的大的，由此导致该输出级的极点时十分的小；对于第二级的输出电阻，由于该级的重要的目标是在一定的增益的基础上，获得极大的输出摆幅，因此输出电阻相对来说较第一级较小，第二级的负载电容也是较大的，由此导致输出的极点也是十分的小的。
3 t* q6 [) Z# h! p' {' k/ o1 S5 [$ `   一般来说第一级的极点相对来说要比第二级的极点较小！
2 K: S: M- X4 b6 `, \4 o
1 t. R4 d: g, S, n' R   请多多指教！

semico_ljj

第三题解释清楚R，C的相对大小即可，就能看出你对电路的理解程度了！