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[問題求助] 跑LVS如何忽略dummy

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1#
發表於 2009-7-9 09:34:20 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
目前是用cadence來跑DRC、LVS等模擬,
9 U$ h( x4 j# S+ G9 Z$ p4 h, D而最近使用新版本的rule與新版的calibre,
& [1 j- u2 ]  c) d! a+ Z原本畫的dummy(如附圖)8 @& w: M& G: u2 l# O6 k
在mos旁加上同樣的poly dummy,- [0 W; i& ]' M8 R& ?4 f. u- L
卻會被判斷成元件,! i" g" ?+ B$ _' x% O& m
而爬文後了解可以從lvs option中設定或是在電路中加入dummy等等的方法,
& [9 K& _* r/ K( q1 W! l- `, S7 ]! w' Y) B" o8 o+ l% Y
想請問若是要在lvs option中設定,
) B# |) o: I# b+ z+ i是需要設定哪些選項,
2 _( S7 R+ F$ ]5 j) Y
, I* @# Y% c, A  O# ]" d懇請賜教,謝謝。
6 ?5 X7 I& B' M$ ~; C5 _" W8 V% c% Q/ [0 C5 D

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2#
發表於 2009-7-9 11:59:57 | 只看該作者
應該是要去了解 COMM. FILE 如何定義DUMMY  
' y5 d& ~( T; R0 L% b5 m  W2 |% c' L& M3 D) I3 M
照他的方式畫 就好了
3#
 樓主| 發表於 2009-7-9 13:14:58 | 只看該作者
剛剛從lvs option中設定filter3 k  N( _9 G; n6 b; Q$ O6 Q
3 @9 {; U8 W1 C7 `: T
後來跑lvs驗證無誤,
2 `2 ]0 |& _4 g3 f( H1 e. N  T# p& h- u" ], O7 b* [
暫時ok了,/ d6 D5 a& r5 ?
5 r) y9 H. C& D+ o+ L
感謝大家提供的意見,( `# L$ J2 `2 E1 F2 C: K
7 o- b. \5 X* P2 m& u2 n7 Y
昨天有請教dummy的畫法,& x0 Y; f8 {( [* B& W6 S7 m
" j: C! I) [; F3 W! X; e
不過要符合rule似乎要把poly dummy也要接到節點去,
2 Q. ?4 X% B& D# p5 ~3 s& a' Q. C* P+ R% L+ c
感覺似乎會很複雜,這我還有待考量。
% ?( k. g7 I+ A. t  z
7 ?' h3 p4 h) p而目前從filter設定忽略dummy這方法是可行的,/ w0 I% r6 s6 f

$ ~( l4 m  _3 I9 `* ^' q我是設定如附圖,如果有相同問題的可以試試看。
6 |6 h/ q  f1 K9 d4 `. d" F4 a6 v8 e8 [+ Z' B
如有任何意見也可以跟我討論~~
/ \1 x2 E1 H+ U5 h
8 ?" y1 [" n% `* C

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4#
發表於 2009-7-9 18:00:55 | 只看該作者
如果電路上允許,也可以把G,D,S都街接成一個節點...
. c% Q8 G9 H$ `7 a; m2 C7 U- s這樣就會辨識成一個節點,
; v1 m/ j: g% _$ g& x如版主的layout 圖,dummy沒有contact的那一邊可以打上contact跟dummy的G跟share的那一邊接一起,當作一個節點...
5#
發表於 2009-8-6 11:56:27 | 只看該作者
虽然lvs是ok了,但事实上dummy的地方确实会有元件的存在,会不会有不良的影响?我还是比较赞成4#的做法。
/ M, P3 F) H- A# {
3 P/ z. f" x+ I& y! ^, n5 `1 X1 O[ 本帖最後由 pph_cq 於 2009-8-6 11:57 AM 編輯 ]
6#
發表於 2009-8-6 12:11:53 | 只看該作者
我覺得還是用比較正統的作法比較好  
6 ?& D" H) c6 t* W& I8 Q6 F7 M* `9 X- g
不過我門公司 是用跟4樓的大大作法相同3 Z0 d- h4 i8 s. Q" L0 x

  C( r- d! j' Z" {, m4 u+ q4 N8 A忽略的話可能會有其他不確定因素的存在
7#
發表於 2009-9-2 21:53:29 | 只看該作者
good.....but floating drain.source is unpredictable point in circuit
8#
發表於 2009-10-1 13:28:42 | 只看該作者
SDG 都接相同POWER 即可!!!!!!!!!!!!!!
9#
發表於 2009-10-1 15:12:53 | 只看該作者
它每一層有面積的限制,所以必須遵照他的限制,不然會一直出現面積的問題,DRC LVS就不會過。
10#
發表於 2009-10-13 13:56:59 | 只看該作者
还是要求designer把有的dummy器件加上,这样存在的寄生效应也能仿仿,另外将来debug也能发现这边有个dummy  device,省得到处找器件。
11#
發表於 2010-4-23 18:04:35 | 只看該作者
我在layout培訓課程授課內容會提到/ L; f8 R: R0 _
* w& N. D+ V  I7 \- K
驗證DRC,LVS,ERC等等,不可以輕易的作option mode changed.
/ k8 l1 y+ q  F# y8 {1 f. Y. x除非你是非常清楚option mode changed 對電路與晶片的影響。
( Y! V  g" N" ?否則只是為了pass DRC,LVS,ERC check 就擅自修改option code,很可能會帶來嚴重性的良率問題甚至引起noise and latch-up或是failed* [  x7 d2 R" f. P2 w
特別是和電氣特性有關的ERC,layout的幾何圖形是一種電學的呈現,端點電位飄移就會嚴重影響電路模擬的正確性。如body-effect, Vth 飄移, switch point.......
- S& K% j. y; W0 o1 H+ w- l7 B1 v1 O% p0 V: }& b
佈局工程師必須要解製程技術與電路設計原理,然後再多了解驗證工具的command file使用指令與寫法,才能做出決定。再未充實能力或是沒有把握,請向主管回報,由主管決定。
12#
發表於 2010-4-27 16:04:13 | 只看該作者
認同樓上的~不要亂改的好~~LVS只是用PC去做CHECK~不能為了~PASS去做~要合乎~LAYOUT~規則~
13#
發表於 2010-4-29 16:44:33 | 只看該作者
楼主dummy应该将gsd三端连在一起的~
14#
發表於 2010-5-3 11:31:55 | 只看該作者
新手來聽大家的意見~
" V3 L  ]: |, |0 l6 b. S(努力筆記)
15#
發表於 2010-5-3 23:11:17 | 只看該作者
來吸收知識的~謝謝分享 感恩
16#
發表於 2010-5-4 01:41:38 | 只看該作者
为什么有这样的dummy管的啊???
17#
發表於 2010-5-18 14:40:33 | 只看該作者
請RD在電路上加上DUMMY的部分$ o& J% u' n2 ^* }
一來可以讓RD決定電位(LAYOUT只要盡到完全告知)
, O" o) I9 g' S% }. c+ E二來有漏電也才知
1 c* f4 i5 R$ X" s! Z" U9 M三來保護自己         
' I/ X7 W+ h+ ^* G9 W& r( p% R6 C四來出包不會黑8 [  ]2 P1 y  Y2 v- d: X
五來日子好過點6 x! n5 g8 x2 \1 \1 d6 x
六來有這麼多好處,還不去加
18#
發表於 2010-5-19 21:08:44 | 只看該作者
dummy mos一般应将mos三端short接在电位上
19#
發表於 2010-5-26 14:21:29 | 只看該作者
完全同意17樓大大的說法~~~1 w6 q: X8 p7 T8 Z6 A5 d7 f
各人造孽各人擔~不要輕易冒風險
20#
發表於 2010-5-27 10:20:57 | 只看該作者
S,D,G,B都接在一起就好了!
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