跑LVS如何忽略dummy

w765432001

目前是用cadence來跑DRC、LVS等模擬，
5 g0 d% E: B. H( p& S而最近使用新版本的rule與新版的calibre，
原本畫的dummy(如附圖)
1 i" e" X6 x. W+ C( \在mos旁加上同樣的poly dummy，
卻會被判斷成元件，
! ]) e5 k2 O5 }3 L+ k" f' E1 X3 l而爬文後了解可以從lvs option中設定或是在電路中加入dummy等等的方法，

7 P) b; V; W6 C/ f# `) g/ H想請問若是要在lvs option中設定，
+ y7 x% C) g; _/ n( [1 w- ]0 R是需要設定哪些選項，
( G& ?; g4 t) J" v
懇請賜教，謝謝。
; K& R5 o0 q$ Q6 C
( p& Y% z/ ?1 T6 d% Y% [1 y

clarkhuang

應該是要去了解 COMM. FILE 如何定義DUMMY  
  M" E; S1 G; g8 t' z" ]$ {! u' F
照他的方式畫 就好了

w765432001

剛剛從lvs option中設定filter
; x/ y2 M( ?. R7 c
- X! D4 G- X0 g6 L/ F2 V. V: T" P( z後來跑lvs驗證無誤，

暫時ok了，
3 i$ [% y5 s, q" `# L
感謝大家提供的意見，
( G; \$ |% M$ x0 D1 b
昨天有請教dummy的畫法，
' Z8 A, U, j8 m, l$ X
# f- u4 V7 M& J) F8 _9 a不過要符合rule似乎要把poly dummy也要接到節點去，

感覺似乎會很複雜，這我還有待考量。
& u7 {  S; Z( j" D
而目前從filter設定忽略dummy這方法是可行的，
9 p2 f' ]: [5 v' u/ `  O
我是設定如附圖，如果有相同問題的可以試試看。
) ]3 m5 x, I  T0 h
如有任何意見也可以跟我討論~~

hyseresis

如果電路上允許,也可以把G,D,S都街接成一個節點...
; @! b! s& R3 E( V! ^$ S8 N( e這樣就會辨識成一個節點,
& i( ^! U* ]$ |5 ?- N& h" a( k如版主的layout 圖,dummy沒有contact的那一邊可以打上contact跟dummy的G跟share的那一邊接一起,當作一個節點...

pph_cq

虽然lvs是ok了，但事实上dummy的地方确实会有元件的存在，会不会有不良的影响？我还是比较赞成4#的做法。
: `/ n$ T9 S, ?& B3 p+ W1 X
[ 本帖最後由 pph_cq 於 2009-8-6 11:57 AM 編輯 ]

clarkhuang

我覺得還是用比較正統的作法比較好  

9 ~# }8 {: S1 G- u不過我門公司 是用跟4樓的大大作法相同
- M9 A, _- k1 _( z  p: X
5 C& z1 @# |. `1 C5 g忽略的話可能會有其他不確定因素的存在

cas

good.....but floating drain.source is unpredictable point in circuit

fuzzyer

SDG 都接相同POWEＲ 即可!!!!!!!!!!!!!!

gcd68388

它每一層有面積的限制,所以必須遵照他的限制，不然會一直出現面積的問題,DRC LVS就不會過。

fabc

还是要求designer把有的dummy器件加上，这样存在的寄生效应也能仿仿，另外将来debug也能发现这边有个dummy  device,省得到处找器件。

jkchien

我在layout培訓課程授課內容會提到

驗證DRC,LVS,ERC等等，不可以輕易的作option mode changed.
0 i7 G) _( O7 e* e2 m4 e: y) _除非你是非常清楚option mode changed 對電路與晶片的影響。
, Y. U2 N' h: X& B" v# b否則只是為了pass DRC,LVS,ERC check 就擅自修改option code，很可能會帶來嚴重性的良率問題甚至引起noise and latch-up或是failed
特別是和電氣特性有關的ERC，layout的幾何圖形是一種電學的呈現，端點電位飄移就會嚴重影響電路模擬的正確性。如body-effect, Vth 飄移, switch point.......

! [6 G& h  U) W' P$ f% I' K佈局工程師必須要解製程技術與電路設計原理，然後再多了解驗證工具的command file使用指令與寫法，才能做出決定。再未充實能力或是沒有把握，請向主管回報，由主管決定。

dysyase

認同樓上的~不要亂改的好~~LVS只是用PC去做CHECK~不能為了~PASS去做~要合乎~LAYOUT~規則~

zhifj86

楼主dummy应该将gsd三端连在一起的~

juro0827

新手來聽大家的意見~
(努力筆記)

winch0502

來吸收知識的~謝謝分享 感恩

yuany

为什么有这样的dummy管的啊???

shmiyi

請RD在電路上加上DUMMY的部分
* |7 O) W/ o! q7 v! r3 ~+ v一來可以讓RD決定電位(LAYOUT只要盡到完全告知)
1 q5 r( A7 _! w% P二來有漏電也才知
4 V8 @" b6 _9 h4 t三來保護自己         
+ X$ U/ V6 m4 J1 M+ s2 G" a四來出包不會黑
. P' P9 f4 Q0 v6 d5 A/ O! g& K" O( P& n- N五來日子好過點
# B, I! h' z+ y; y/ b六來有這麼多好處,還不去加

xuguishuang

dummy mos一般应将mos三端short接在电位上

A52030999

完全同意17樓大大的說法~~~
各人造孽各人擔~不要輕易冒風險

semico_ljj

S,D,G,B都接在一起就好了！