SDRAM Controller的問題

ian77316

我是一位剛寫verilog的新手，這個暑假我的老師丟給我了一個SDRAM的datesheet
他要我寫出SDRAM Controller
但是我在書本上學的並沒有這種時序例子  頂多就是語法跟一些邏輯的example
" k7 \7 }" n) {: b* s$ D+ ~我大概知道要以一個finite state machtine出發  根據波形的H ,L給他1或0
+ ^( e* S6 k7 x- Q$ G4 o5 h4 b" X6 P但是對整個大架構不熟析  導致遲遲下不了手
7 c; `/ {* O6 z. j不知道板上的各位高手是否能指點一下我該從何著手起
& k# j# L, z8 D2 [, e或是還有哪裡有這種教學

+ j6 s" w5 O- K0 c% S我現在是打算以最簡單的模式出發

5 c! V8 s5 f2 D7 ]; @+ E單筆的讀 寫 的功能
4 [& |6 c5 U. S+ z" A' D, I懇請板上的高手指導一下

henry90176

恩~這個我也想知道!!麻煩其他前輩回答一下了!!!

jerryyao

到open core去找答案，你可以不做任何事就可以交差了。

ian77316

謝謝樓上的幫忙 我最近把datasheet看熟之後好像比較沒問題了

7 [/ [$ u# ^0 M' T9 _& ]; T5 W不過還是要多看看別人的想法跟作法 才會更進步
謝謝jerryyao了

tommywgt

建議
6 r8 n, C$ |- ^3 v/ t- R: I1 [1. 先從signal bank R/W下手
2. R, W不要同時操作
3. 固定的burst length
7 q8 ^" v8 _! D6 Y7 j9 `4. reset後一定要做MRS設定

我想這應是把規格降到最低了, 做的出來再加功能.

ian77316

嗯嗯  謝謝tommywgt大
2 X) O& ?7 U! d* |; ~
1 n5 q# g. g, |" P) I. f我目前是先把FSM畫出來  然後朝著最低規格開始寫
在 R 跟 W 方面是目前最大的課題
不過我想如果能先克服 後面的功能慢慢加應該不是什麼問題

真的很謝謝tommywgt大的指導

shintom

多搜尋一下相關的code吧
相信網路上很多資料 只是你沒用心去找