SDRAM Controller的問題

ian77316

我是一位剛寫verilog的新手，這個暑假我的老師丟給我了一個SDRAM的datesheet
他要我寫出SDRAM Controller
, x4 f. v$ R! Q, H5 z, g. @但是我在書本上學的並沒有這種時序例子  頂多就是語法跟一些邏輯的example
' o0 @! _" e  l  u我大概知道要以一個finite state machtine出發  根據波形的H ,L給他1或0
( z/ Y- X& P' v5 F& @( K+ O8 n; I但是對整個大架構不熟析  導致遲遲下不了手
不知道板上的各位高手是否能指點一下我該從何著手起
; e: ~( e$ u8 ~2 {或是還有哪裡有這種教學

我現在是打算以最簡單的模式出發

單筆的讀 寫 的功能
! p. Y. D) |" [/ I懇請板上的高手指導一下

henry90176

恩~這個我也想知道!!麻煩其他前輩回答一下了!!!

jerryyao

到open core去找答案，你可以不做任何事就可以交差了。

ian77316

謝謝樓上的幫忙 我最近把datasheet看熟之後好像比較沒問題了
4 w: ^$ p% g# _4 `, [: S! K1 _
不過還是要多看看別人的想法跟作法 才會更進步
) {% q( }/ I& Y; j6 t( v謝謝jerryyao了

tommywgt

建議
1 W4 m5 R8 Q  O1. 先從signal bank R/W下手
2. R, W不要同時操作
- t5 q' m7 k2 u/ n5 O3. 固定的burst length
/ l$ k  q% X  [1 j0 q4 N4. reset後一定要做MRS設定

我想這應是把規格降到最低了, 做的出來再加功能.

ian77316

嗯嗯  謝謝tommywgt大
5 g4 G" N9 y' [3 d. J) l
9 _* W# s* S$ q. B$ J我目前是先把FSM畫出來  然後朝著最低規格開始寫
" [% E+ e& I, F) b* l. [在 R 跟 W 方面是目前最大的課題
- V6 c- Z7 ?/ n# b- C不過我想如果能先克服 後面的功能慢慢加應該不是什麼問題
: K/ B$ H9 L$ k; N: ~, ?: Y0 @1 W
真的很謝謝tommywgt大的指導

shintom

多搜尋一下相關的code吧
相信網路上很多資料 只是你沒用心去找