Delta Sigma 問題

kuohsi

最近設計2-nd order Delta-Sigma ADC,已經Hspice階段，
7 c/ z  Q9 Z; E; S# [但是最後FFT結果卻不如預期，noise floor很高，
Behavior model 可達到130dB
請問有什麼建議嗎?
/ V  }# b* o% Z. Y) D6 B0 l% H(OPA gain = 70dB, OSR=2048, BW=50Hz)

[ 本帖最後由 kuohsi 於 2009-6-10 10:21 AM 編輯 ]

kokokiki

請問你的delta sigma是類比or數位端,
9 M9 r3 K8 q% a( Q) P( U9 gADC or DAC or digital delta sigma
若為類比,且為不連續,應該無法使用hspice算出noise floor,
若是數位輸出端,可以使用數位輸出來算.

kuohsi

我的是ADC modulator直接輸出, 也就是比較器的輸出直接做FFT
所以不知kokokiki大您說的這樣是類比還是數位輸出?
8 q0 I" I5 E! ]/ ^3 }9 Q另外，noise floor 是我直接目測估算的。

kokokiki

sorry!,
5 {6 V% a# j! Q你的結果應該數位輸出端的結果,
" W' y2 D% M7 j" k- Q- g# Z要利用noise cascade的公式算analog前端有供獻多少noise,但你的simulation op-gain-70dB 得-106dB看起來是不合理,
實際上可能更差,用hspice做simulation不可能將元件的noise計算進去,看起來你的simulation的結果只有opa的好壞影響結果.
! r% k  \  |! `. j* r+ h如果改善opa應該可逼進其理想的結果,但其元件的noise並沒有計算進入,會導致其結果會非常的差,所以delta-sigma的每級的gain-plan關係到noise-plan,所以在整個理論設計就要實際去考量device-noise的存在.

kuohsi

謝謝kokokiki大：
另外問一下switched-capacitor電路，
要如何改善charge injection, clock feed-through等問題，
書上只寫用non-overlap的clock改善，
但還有其他方法嗎?

lynker

差分結構會改善charge injection，clock feed-through
2 v9 y: C, w! T0 m0 r& Y再就是下極板採樣+non-overlap clock
( `6 F0 N5 f2 r* k" w/ J" P另外注意採樣電容所帶來的熱雜訊
若是用作電能計量應注意1/f雜訊的抑制

kokokiki

使用full-differential的架構並注意layout的對稱,將switch的ron及雜散電容調小及加dummy mos,可以改善charge injection,
* c" z$ P6 \9 f! L. T2 C: Rclock feed-through可以使用non-overlap的clock改善或2-phase clok也可改善.

kuohsi

請問kokokiki ,將switch的ron及雜散電容調小
9 {6 b; e# I" v* T8 d是加大開關的寬度嗎?
7 {0 n9 v1 w) M; b可是WIDTH加大ron降低，但是雜散電容要如何降低?
感謝

kokokiki

對Y,mos W上升,雜散電容也上升,但是有方法,那就是要你看對mos基礎的了解,
解法有很多....

chungming

hspice transient analysis 無法將noise加入考量
1 c, ~$ _  W  p, Y/ W, Rhspice 的.noise analysis也沒辦法做有switch period的分析 (況且很多fundry 並未將noise parameter 'AF & KF' 加入model card 中)
- s$ V: I5 {; r, I0 `0 G7 m) F除非使用cadence spectreRF 的PSS + PAD analysis 那又是很麻煩的事了....
通常分析noise方式都是大致用input的cap 去計算thermal noise ~  KT/C  
! `3 d; v$ J: e4 O/ l3 echarge injection是用nonoverlap 去解決阿.  有什麼問題嗎?還是你感覺這方式有缺陷嗎?
) z4 J8 t! ]) q1 d
1 {" \, V7 j/ J2 K) x6 `+ B  T% b0 rnoise floor 計算可以用你的數位訊號取psd  再積分頻率範圍得到power值  取10log才是你真正的noise floor值
當然還要注意psd是single side band還是double side band,  spectre 是double side band 所以積分完的power還要多乘2
算psd也是有技巧的,http://www.scribd.com/doc/2414951/ADC-Testing-Methods
以前碩班有用過,有無遵循訊號和clock間的規則會導致結果好壞差相當多
不過看你的noise floor並不會很差阿.......我以前做的2階也跟你差不多勒.......
0 S% [1 o; q2 l7 l
transient 鎖模擬出的noise floor會高 主要原因是在各級sampling integrator的settling behavior上
9 Y" H2 k9 {. v) f7 \' j9 W( X舉例來說你要sampling的訊號是否在sampling clock結束前就setting好, 這和op的unit gain bandwidth有關.
8 {" M" M( Z8 E) X; u$ Lhold clock是否是你要的電壓值, 這和op的gain有關, op的output swing有無nonlinearity 等等 ....這方面有很多paper可以參考囉.
1 l4 x6 @. p+ J6 q% n# O; j介紹你一個相當不錯的工具:
3 E; l; B! k/ ehttp://www.mathworks.com/matlabcentral/fileexchange/7589

不錯的書:
http://www.amazon.com/Low-Voltag ... ref=pd_bxgy_b_img_a
http://www.amazon.com/Delta-Sigm ... ref=pd_bxgy_b_img_a
http://www.amazon.com/High-Perfo ... ref=ntt_at_ep_dpi_1

kuohsi

感謝各位高手的回答，感激不盡

想再問一個問題，
為何我輸入交流信號給delta-sigma ADC
+ @2 K* `$ E: a9 X* V: l  @+ L; b4 O看頻譜時諧波(HD3)很大，
: _8 Q$ |( y* `是因為OPA non-liearity的關係嗎?

cking0720

原PO的圖，正確嗎?
9 W. l+ e/ H2 q. Y5 r$ l我會提這個問題是因為:
你的bandwidth 50 Hz
. e/ O7 c1 Y$ C0 k) x/ z) Q請問你下.tran 跑多久?  這模擬應該會跑很久，而且檔案會很大唷
  T# a4 ?0 k6 I. V! K* @由你的圖看起來沒有noise shaping

然後 我覺得noise floor看起來怪怪的， 接近10Hz 是你的輸入訊號嗎?
% w+ Y9 u" {  E& _9 C7 J還是說 那是FFT造成的，  如果那不是訊號， 看noise 並沒有意義
2 B4 s0 s4 J" G; H" K
0 T: A# y8 H" x/ W- r' u+ {
這是我淺見~剛好最近也在STUDY這

chungming

看頻譜時諧波(HD3)很大
是因為OPA non-liearity的關係嗎?
    有可能吧 ~ !
+ i9 j( Q7 T3 o7 `# Z: K4 Q
由你的圖看起來沒有noise shaping
. e. O; a2 `5 `& n# Z    應該是看的頻寬不夠吧, 不是log scale喔

然後 我覺得noise floor看起來怪怪的， 接近10Hz 是你的輸入訊號嗎?
還是說 那是FFT造成的，  如果那不是訊號， 看noise 並沒有意義
9 a+ `) n( D$ K3 E0 X# N. C$ \    低頻有可能是DC的平均訊號,傅立葉展開不是都有各DC項嗎?
; P/ R3 s* e" A, b    我也認同大大說的,沒有訊號只看noise是沒意義的,因為又看不到SNR or SNDR

kuohsi

各位高手好，我的輸入是DC值，使用的window=black時，表現的信號有3點，
+ i) `6 s5 ~- a; w所以10HZ附近(前3點)為信號頻率，
0 X, ~9 Z7 v$ p0 v& Y這個圖有noise shapping，我的fs=200kHz, BW=50Hz
所以我把範圍拉到幾百Hz, 導致看起來好像沒有noise shapping！
. {; J7 F' ]1 j* N4 \7 @
最近大概知道問題點，但還是不能很肯定，
應該是switched-capacitor電路的開關大小的問題，
7 G1 l/ M) f2 W3 Q5 l0 ~% V# k我把開關大小調小降低charge injection,效果有好一點，但還是不夠，
請問大家SC電路的開關，設計時有什麼需要注意的嗎?