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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Analog/RFIC討論區 › Delta Sigma 問題
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[問題求助] Delta Sigma 問題

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kuohsi
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1#
發表於 2009-6-10 10:16:16 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
最近設計2-nd order Delta-Sigma ADC,已經Hspice階段，9 _* R; h  M+ X7 u- I
但是最後FFT結果卻不如預期，noise floor很高，
6 g! i8 m% o; iBehavior model 可達到130dB
: A5 k, H: O6 J) ~& Q+ g* q/ y請問有什麼建議嗎?
: S  c) S  c: s, s% z" i+ M; A$ u(OPA gain = 70dB, OSR=2048, BW=50Hz)7 z9 v" d% L, b& ^& w
5 _9 `3 @) v) d3 P
[ 本帖最後由 kuohsi 於 2009-6-10 10:21 AM 編輯 ]

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2#
發表於 2009-6-10 14:27:30 | 只看該作者
請問你的delta sigma是類比or數位端,0 m' z0 W" O0 c: Y9 O8 r$ b
ADC or DAC or digital delta sigma8 L: ^$ Z" B/ v/ t3 {  C
若為類比,且為不連續,應該無法使用hspice算出noise floor,
" k* d# {) b5 t4 |2 P若是數位輸出端,可以使用數位輸出來算.
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kuohsi
3#
 樓主| 發表於 2009-6-10 15:07:16 | 只看該作者
我的是ADC modulator直接輸出, 也就是比較器的輸出直接做FFT
. V9 p. \% z; [8 G. ]所以不知kokokiki大您說的這樣是類比還是數位輸出?
+ ^+ x: K  U  b9 O" U/ y9 q另外，noise floor 是我直接目測估算的。
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4#
發表於 2009-6-10 15:14:50 | 只看該作者
sorry!,
" o7 I0 Z( @; C0 s你的結果應該數位輸出端的結果,
( p3 u) O% j, i, f) M6 l要利用noise cascade的公式算analog前端有供獻多少noise,但你的simulation op-gain-70dB 得-106dB看起來是不合理,
' R) b) {+ ?2 r" ~實際上可能更差,用hspice做simulation不可能將元件的noise計算進去,看起來你的simulation的結果只有opa的好壞影響結果.
0 B, j$ l/ U; q# u+ E# i; U如果改善opa應該可逼進其理想的結果,但其元件的noise並沒有計算進入,會導致其結果會非常的差,所以delta-sigma的每級的gain-plan關係到noise-plan,所以在整個理論設計就要實際去考量device-noise的存在.
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kuohsi
5#
 樓主| 發表於 2009-6-10 15:51:07 | 只看該作者
謝謝kokokiki大：
; t/ ^* E8 L! r1 ~7 G4 h另外問一下switched-capacitor電路，
# d! J1 G9 {8 g) t2 D. s要如何改善charge injection, clock feed-through等問題，
. e( p+ R) u. d! Q書上只寫用non-overlap的clock改善，/ j( Y! I2 J: ^% ~+ ~; E: S
但還有其他方法嗎?
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lynker
6#
發表於 2009-6-10 16:59:36 | 只看該作者
差分結構會改善charge injection，clock feed-through( F; W' O% G  F6 l1 N: D
再就是下極板採樣+non-overlap clock
5 v, z/ g9 c( {2 \另外注意採樣電容所帶來的熱雜訊
5 v" f! W3 @4 y9 C6 k# A若是用作電能計量應注意1/f雜訊的抑制
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7#
發表於 2009-6-11 10:47:27 | 只看該作者
使用full-differential的架構並注意layout的對稱,將switch的ron及雜散電容調小及加dummy mos,可以改善charge injection,
+ {$ Z  W5 `" K; S; iclock feed-through可以使用non-overlap的clock改善或2-phase clok也可改善.
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kuohsi
8#
 樓主| 發表於 2009-6-11 13:29:12 | 只看該作者
請問kokokiki ,將switch的ron及雜散電容調小2 I8 N1 E6 [% B1 o' @8 Z
是加大開關的寬度嗎?2 C- l7 E+ }+ o- I& N4 X. q: w% h0 }
可是WIDTH加大ron降低，但是雜散電容要如何降低?9 Z6 k! k- J9 F! J5 j% @/ w
感謝
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9#
發表於 2009-6-11 14:14:52 | 只看該作者
對Y,mos W上升,雜散電容也上升,但是有方法,那就是要你看對mos基礎的了解,
/ H1 \* L1 u! N. ?6 L5 o. i, c解法有很多....
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10#
發表於 2009-6-12 23:34:50 | 只看該作者
hspice transient analysis 無法將noise加入考量 4 a$ O  ?3 x& g3 b
hspice 的.noise analysis也沒辦法做有switch period的分析 (況且很多fundry 並未將noise parameter 'AF & KF' 加入model card 中)9 l$ b7 ?2 `+ A% E
除非使用cadence spectreRF 的PSS + PAD analysis 那又是很麻煩的事了....
7 b, }) h$ {& v7 C3 G% F' i通常分析noise方式都是大致用input的cap 去計算thermal noise ~  KT/C  6 a: ]# {. u0 D
charge injection是用nonoverlap 去解決阿.  有什麼問題嗎?還是你感覺這方式有缺陷嗎?) f/ s7 ~+ ~' D' N6 N* b1 Z
. `. h. H& S! v
noise floor 計算可以用你的數位訊號取psd  再積分頻率範圍得到power值  取10log才是你真正的noise floor值
7 W$ U$ M7 W. v. n2 L% M$ D當然還要注意psd是single side band還是double side band,  spectre 是double side band 所以積分完的power還要多乘2* n7 R& Z- h2 n* r; i9 C
算psd也是有技巧的,http://www.scribd.com/doc/2414951/ADC-Testing-Methods
; O- {7 X% U4 H% V! \9 J$ K以前碩班有用過,有無遵循訊號和clock間的規則會導致結果好壞差相當多
' T3 u8 f/ ~1 e3 Q. X不過看你的noise floor並不會很差阿.......我以前做的2階也跟你差不多勒.......8 n6 _/ v' _6 q4 `
) J# R4 W. G" v5 a. k
transient 鎖模擬出的noise floor會高 主要原因是在各級sampling integrator的settling behavior上. D$ I  ]  }6 F- q6 a4 u, B
舉例來說你要sampling的訊號是否在sampling clock結束前就setting好, 這和op的unit gain bandwidth有關.
6 I" Q/ t' Y& c3 h. g  r, Z  `hold clock是否是你要的電壓值, 這和op的gain有關, op的output swing有無nonlinearity 等等 ....這方面有很多paper可以參考囉.
, L3 ~6 X% o' b, q介紹你一個相當不錯的工具:& |3 |0 e3 B8 g. V/ q( o. g3 _
http://www.mathworks.com/matlabcentral/fileexchange/7589% c2 n  k; P9 V5 _& l/ f9 I. B

, H/ T: p' ?5 s! D6 i不錯的書:4 I3 Y- j8 c  t. O9 O
http://www.amazon.com/Low-Voltag ... ref=pd_bxgy_b_img_a0 \) Y  ~% F1 W
http://www.amazon.com/Delta-Sigm ... ref=pd_bxgy_b_img_a
  b/ p& @! Z$ y) k" o+ M3 Shttp://www.amazon.com/High-Perfo ... ref=ntt_at_ep_dpi_1
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kuohsi
11#
 樓主| 發表於 2009-6-15 10:45:45 | 只看該作者
感謝各位高手的回答，感激不盡
( q# @& d7 m5 o; l3 r9 ^" k1 x$ U- u0 o: i( y
想再問一個問題，
- A9 K3 Q+ U; G為何我輸入交流信號給delta-sigma ADC
: }" J" I- x. L4 e: v( ?: O看頻譜時諧波(HD3)很大，( }! n& m3 ?* D& F  Y6 R  z
是因為OPA non-liearity的關係嗎?
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12#
發表於 2009-6-30 19:59:48 | 只看該作者
原PO的圖，正確嗎?" Q' m0 P' f6 S. P! d3 v) ~" c  i
我會提這個問題是因為:
* g$ n* `- P9 S6 J& `( N  q7 U你的bandwidth 50 Hz/ z3 H' N4 W5 M2 n& X7 v$ m  n; u4 J
請問你下.tran 跑多久?  這模擬應該會跑很久，而且檔案會很大唷, t, S+ L& I6 X3 V4 s/ Y8 D! r
由你的圖看起來沒有noise shaping
0 _2 m' M" S0 p$ T# ]* H
3 R. a8 Z- x% ^1 o1 j. J+ ~. a! y  I. u% v然後 我覺得noise floor看起來怪怪的， 接近10Hz 是你的輸入訊號嗎?
: T( G% L  C6 o" |4 f還是說 那是FFT造成的，  如果那不是訊號， 看noise 並沒有意義. v. r1 n* ]* Y7 r6 M0 ^
7 @) x! Y! l( a1 F# c' E
+ M. c( N% e2 p' x  `
這是我淺見~剛好最近也在STUDY這
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13#
發表於 2009-7-1 22:17:34 | 只看該作者
看頻譜時諧波(HD3)很大6 n3 k8 L1 c. e) ]
是因為OPA non-liearity的關係嗎?8 h0 _0 C' ~1 H# f% s& z4 ~
    有可能吧 ~ !/ e( X7 u" E+ z$ f  R1 }

5 i7 ]1 Y+ l/ X3 O$ a1 l% o由你的圖看起來沒有noise shaping
3 u& F9 T) ~% E8 ?    應該是看的頻寬不夠吧, 不是log scale喔; c4 L% O, z1 h1 B5 W
' ]/ s6 H8 B7 h5 t' d8 }0 W! J; ~& V
然後 我覺得noise floor看起來怪怪的， 接近10Hz 是你的輸入訊號嗎?
! |1 \9 t; ~  f+ S還是說 那是FFT造成的，  如果那不是訊號， 看noise 並沒有意義" _2 W- j9 V, `
    低頻有可能是DC的平均訊號,傅立葉展開不是都有各DC項嗎?
8 c, k% @( L& R4 i& {    我也認同大大說的,沒有訊號只看noise是沒意義的,因為又看不到SNR or SNDR
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kuohsi
14#
 樓主| 發表於 2009-7-2 10:10:39 | 只看該作者

我是原PO

各位高手好，我的輸入是DC值，使用的window=black時，表現的信號有3點，+ {" L* O$ y8 q3 E: `
所以10HZ附近(前3點)為信號頻率，
1 E' H$ K5 ?  [7 [  r+ w# ?這個圖有noise shapping，我的fs=200kHz, BW=50Hz
+ n' S9 U2 j4 b: @所以我把範圍拉到幾百Hz, 導致看起來好像沒有noise shapping！
5 W+ W! x; ~6 C) b& g, m
, ^) p- t8 m0 ?最近大概知道問題點，但還是不能很肯定，
  e3 |' U9 a4 i6 U4 [應該是switched-capacitor電路的開關大小的問題，7 z! O$ Q( C  t1 G! j
我把開關大小調小降低charge injection,效果有好一點，但還是不夠，
, g: O" n9 q8 ?# v' J  k請問大家SC電路的開關，設計時有什麼需要注意的嗎?
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