Delta Sigma 問題

kuohsi

最近設計2-nd order Delta-Sigma ADC,已經Hspice階段，
但是最後FFT結果卻不如預期，noise floor很高，
. r* y4 O2 Y0 wBehavior model 可達到130dB
; q4 L/ a. ^6 \! ?: Y請問有什麼建議嗎?
(OPA gain = 70dB, OSR=2048, BW=50Hz)

2 ~/ r3 D' \8 \& \[ 本帖最後由 kuohsi 於 2009-6-10 10:21 AM 編輯 ]

kokokiki

請問你的delta sigma是類比or數位端,
: n5 q6 A( ]( p7 ?& t0 p# I4 qADC or DAC or digital delta sigma
若為類比,且為不連續,應該無法使用hspice算出noise floor,
若是數位輸出端,可以使用數位輸出來算.

kuohsi

我的是ADC modulator直接輸出, 也就是比較器的輸出直接做FFT
. i! R( P( ?- p! \/ `所以不知kokokiki大您說的這樣是類比還是數位輸出?
另外，noise floor 是我直接目測估算的。

kokokiki

sorry!,
8 ]8 M1 L: B. e你的結果應該數位輸出端的結果,
! \0 }  f4 ~4 H9 z! a要利用noise cascade的公式算analog前端有供獻多少noise,但你的simulation op-gain-70dB 得-106dB看起來是不合理,
實際上可能更差,用hspice做simulation不可能將元件的noise計算進去,看起來你的simulation的結果只有opa的好壞影響結果.
6 q7 B  U7 c" `- p  v如果改善opa應該可逼進其理想的結果,但其元件的noise並沒有計算進入,會導致其結果會非常的差,所以delta-sigma的每級的gain-plan關係到noise-plan,所以在整個理論設計就要實際去考量device-noise的存在.

kuohsi

謝謝kokokiki大：
' ]% }+ [! T5 v  X- \另外問一下switched-capacitor電路，
* r$ N- C: s" l, d1 q8 b要如何改善charge injection, clock feed-through等問題，
書上只寫用non-overlap的clock改善，
但還有其他方法嗎?

lynker

差分結構會改善charge injection，clock feed-through
再就是下極板採樣+non-overlap clock
另外注意採樣電容所帶來的熱雜訊
) x5 @5 j  F5 C7 ]( P若是用作電能計量應注意1/f雜訊的抑制

kokokiki

使用full-differential的架構並注意layout的對稱,將switch的ron及雜散電容調小及加dummy mos,可以改善charge injection,
$ o6 I9 ^4 B9 R) \( U" Zclock feed-through可以使用non-overlap的clock改善或2-phase clok也可改善.

kuohsi

請問kokokiki ,將switch的ron及雜散電容調小
1 {7 _3 Q9 T2 @  B0 W2 [是加大開關的寬度嗎?
9 g( i8 }& E; b" K0 o9 X- E可是WIDTH加大ron降低，但是雜散電容要如何降低?
感謝

kokokiki

對Y,mos W上升,雜散電容也上升,但是有方法,那就是要你看對mos基礎的了解,
3 F1 n9 x2 `5 ?/ a9 p( C. k/ o! F解法有很多....

chungming

hspice transient analysis 無法將noise加入考量
% o1 x! d0 ~) n( N: B  R3 [% Ghspice 的.noise analysis也沒辦法做有switch period的分析 (況且很多fundry 並未將noise parameter 'AF & KF' 加入model card 中)
除非使用cadence spectreRF 的PSS + PAD analysis 那又是很麻煩的事了....
通常分析noise方式都是大致用input的cap 去計算thermal noise ~  KT/C  
charge injection是用nonoverlap 去解決阿.  有什麼問題嗎?還是你感覺這方式有缺陷嗎?
) C0 C# E8 W2 K6 h) M* L) i
. l" m, V# b6 E0 o7 ?noise floor 計算可以用你的數位訊號取psd  再積分頻率範圍得到power值  取10log才是你真正的noise floor值
當然還要注意psd是single side band還是double side band,  spectre 是double side band 所以積分完的power還要多乘2
算psd也是有技巧的,http://www.scribd.com/doc/2414951/ADC-Testing-Methods
以前碩班有用過,有無遵循訊號和clock間的規則會導致結果好壞差相當多
( ]! B2 f7 B+ H+ E不過看你的noise floor並不會很差阿.......我以前做的2階也跟你差不多勒.......
; R9 B, D. B5 ?! V
# F+ q7 p" `& k3 mtransient 鎖模擬出的noise floor會高 主要原因是在各級sampling integrator的settling behavior上
3 [1 k( N7 E$ j舉例來說你要sampling的訊號是否在sampling clock結束前就setting好, 這和op的unit gain bandwidth有關.
, A; A1 E" }4 J9 w7 A7 c( }4 xhold clock是否是你要的電壓值, 這和op的gain有關, op的output swing有無nonlinearity 等等 ....這方面有很多paper可以參考囉.
  ?+ ]+ v  p  k' ^$ N介紹你一個相當不錯的工具:
http://www.mathworks.com/matlabcentral/fileexchange/7589
- D7 X! n% `8 U$ A+ T, L0 x
不錯的書:
, G7 H1 _# R* I7 N* Zhttp://www.amazon.com/Low-Voltag ... ref=pd_bxgy_b_img_a
( {! q; v3 m% V6 P& j+ G2 W, D; D0 Z; `http://www.amazon.com/Delta-Sigm ... ref=pd_bxgy_b_img_a
( s( z/ t  R- h5 S1 zhttp://www.amazon.com/High-Perfo ... ref=ntt_at_ep_dpi_1

kuohsi

感謝各位高手的回答，感激不盡

想再問一個問題，
為何我輸入交流信號給delta-sigma ADC
4 C7 h- ]6 P& |看頻譜時諧波(HD3)很大，
是因為OPA non-liearity的關係嗎?

cking0720

原PO的圖，正確嗎?
我會提這個問題是因為:
你的bandwidth 50 Hz
  G) p% h) @3 F  d& ?7 K4 G請問你下.tran 跑多久?  這模擬應該會跑很久，而且檔案會很大唷
由你的圖看起來沒有noise shaping

然後 我覺得noise floor看起來怪怪的， 接近10Hz 是你的輸入訊號嗎?
還是說 那是FFT造成的，  如果那不是訊號， 看noise 並沒有意義
9 d! Q$ s  C5 ~7 Y, j! ^

6 A1 v1 O; q- |: l6 [/ M' C& r這是我淺見~剛好最近也在STUDY這

chungming

看頻譜時諧波(HD3)很大
是因為OPA non-liearity的關係嗎?
1 |* N  [* {' b4 b1 q    有可能吧 ~ !

% ]+ @9 B. ^" r7 l6 R由你的圖看起來沒有noise shaping
    應該是看的頻寬不夠吧, 不是log scale喔
1 c2 _2 F2 D7 c- k* V$ t, M, c
+ S# n6 ]+ ~  ^7 f. f然後 我覺得noise floor看起來怪怪的， 接近10Hz 是你的輸入訊號嗎?
還是說 那是FFT造成的，  如果那不是訊號， 看noise 並沒有意義
    低頻有可能是DC的平均訊號,傅立葉展開不是都有各DC項嗎?
    我也認同大大說的,沒有訊號只看noise是沒意義的,因為又看不到SNR or SNDR

kuohsi

各位高手好，我的輸入是DC值，使用的window=black時，表現的信號有3點，
所以10HZ附近(前3點)為信號頻率，
這個圖有noise shapping，我的fs=200kHz, BW=50Hz
所以我把範圍拉到幾百Hz, 導致看起來好像沒有noise shapping！
& x: c+ s4 G, `6 h6 {, d% \
' Z8 B# ^! R( i/ s( |! a* k最近大概知道問題點，但還是不能很肯定，
/ T2 V8 ?1 E+ ^9 V' m5 c+ R4 k$ t應該是switched-capacitor電路的開關大小的問題，
7 _3 a5 e8 `8 v- @% z# ]我把開關大小調小降低charge injection,效果有好一點，但還是不夠，
請問大家SC電路的開關，設計時有什麼需要注意的嗎?