Fold cascode OPA設計問題

jerryyao

各位好：
% ~" i$ w1 G* [  我想從數位領域轉往類比領域，所以我練習了這一個fold cascode OPA(圖一)，我有看過
( T4 Q( Y2 q4 l* y# O  _3 f9 Z此網站的有關fold cascode OPA的討論，聽從建議我先設計bias電路（圖二），有了bias
: K. R4 M0 S) y9 v/ s$ g  l電路後，我想因為此bias電路也是cascode架構，所以OPA電路的cascode架構中的mos w/l比
( V1 C0 V: p/ U1 F應該要跟cascode架構的mos w/l比相同，如此偏壓才會使所有的mos都在飽和區，請問我的想
  }" E/ f0 T9 d% d法是對的嗎？
! H3 R: ]& B& }& l$ V還是bias電路負責產生電壓，OPA中cascode架構的mos w/l可以另外設定，只要bias電路
產生的電壓能使OPA中的cascode中mos都在飽和區就好？

此外從佈局觀點來說，bias和OPA的cascode中對應的MOS是否要一起做同中心(common-centroid)佈局？
(對應例子：OPA的P0,p2對應bias的p0,p3)
還bias的p0,p3做同中心佈局，而OPA的P0,p2另外做同中心佈局?
8 Q( Q" Z8 q) D4 H) d+ h$ B謝謝

# Z% R( S6 M! e0 X; _5 M$ k[ 本帖最後由 jerryyao 於 2009-5-22 11:26 AM 編輯 ]

seanyang1337

Dear jerryyao,
建議BIAS電路跟OPAMP 各自作MATCHING。
* K) {. [- n4 K6 ~+ D& S% K/ d& r再來，BIAS電壓只要能使的MOS能在你要的條件下(VDD，CURRENT，TEMP，PROCESS)都在SAT區就可以啦。
% W3 m  P) t3 c& D最後，電路的P4在我看來是可以省，P6&P7不對稱，N1&N3 SIZE 太小，BIAS電路要做START-UP 電路，
最最最~~~後，check DC bias voltage.

jerryyao

For  seanyang1337,
謝謝。
START-UP 電路我會加，因目前我的重心的OPA本體，等到完成後再加。
) s! W1 f$ Q  l其他的部份確實有問題，我會修改。

不過電路是不是錯了，OPA cascode電路的current mirror是不是要在PMOS那邊，而不是在NMOS那邊?
' q) q8 h/ f4 q& Y6 k我有比較我手中的類比IC設計的書，allen和zaravi的書都是在PMOS端，只有
# S5 H1 F: B4 ]0 p. P- L+ pbaker的CMOS curcuit design,layout and simulation是在NMOS端，是baker錯了，還是都可以？
謝謝

jerryyao

關於current mirror是在PMOS還是在NMOS處有人回答我是沒錯啦，只是大家比較習慣在PMOS處。我跑了模擬好像都可以，只是不明白為何current mirror在PMOS處的CMRR是負的，如圖一，如果current mirror在NMOS處的CMRR是正的，如圖一上下相反的波形。

8 o9 V! {% Y! u) g( T& Q  t0 L, S此外我將此OPA接成反向大器，圖二，其中:
rf : 10K
rs : 10k
vin : sin(1.65v 1.65 50k)
+ K* ^1 ?3 J) d" ]+ Jvp : 1.65
模擬結果如圖三，請問為何vin在1.65v附近時vout會出現怪波形？
PS : OPA的尾電流為20uA，而OPA cascode的電流都為10uA
. b- ^7 z4 k* u8 [7 q  新電路如圖四
謝謝

5 b+ w- Z/ `8 K. P2 l# s- E- p[ 本帖最後由 jerryyao 於 2009-5-25 10:39 AM 編輯 ]

li202

反向放大的Vin與Vout相位也不對~~~~
9 e' o8 m* V' b& M% K4 @
) X8 |: m0 q4 P7 E4 k' J你的偏壓電流不足以提供電阻的電流
5 M9 L+ D& a5 S2 L$ l. i. q1.65v/10k=165uA>>10uA
只有在交越點時，電阻電流夠小，才正確顯示輸出與輸入波形關係
) H2 Q# w9 X/ V& X2 I( V5 Z
( ^7 J8 j  C' o" f不知道你的CMRR是怎麼取出來的
0 O: s8 s- e  u9 R$ M7 ~% I可以將BIAS的電壓取固定值跑CMRR

jerryyao

原帖由 li202 於 2009-6-5 08:34 PM 發表
反向放大的Vin與Vout相位也不對~~~~

你的偏壓電流不足以提供電阻的電流
1.65v/10k=165uA>>10uA
8 n5 @1 K* p  o7 P2 a2 K只有在交越點時，電阻電流夠小，才正確顯示輸出與輸入波形關係
+ C& ~- [0 `% c# K; P
5 A( x6 m/ \" D0 k/ n% L# d不知道你的CMRR是怎麼取出來的
可以將BIAS的電 ...

- W- T% `! Y0 w: Q3 J
終於有人回了，謝謝我知到了，我會試一下，下面是我的spice deck for CMRR:
.param vdd_p=3.3
vdd avdd 0 vdd_p
vss avss  0 0
VM VM VP dc 0v
VP VP avss dc 1.65v ac 1v
7 Q/ e( v" @: n! F7 H0 I" m* instance of top module                                                      *

x1 OUT VM VP OPA
( Z3 i' |0 v1 l* ?# l$ W* a/ R7 l& P
* Sweep & Analysis                                                      *
.op
5 M! _+ b7 R5 ~.ac dec 100 10 1000meg
.probe ac cmrr=vdb(OUT)
相同的碼跑出一個整一個負得cmrr，我後來有用allen的方法（圖一）跑出來的CMRR還是負的，請問CMRR是負的對嗎？

simonblue

回復 6# jerryyao

; ]& S! ~+ d& E7 v) W) t首先你要瞭解為什麼要做差動型的放大器？就是因為差動放大器可以消除共模雜訊，所謂的CMRR=Adiff/Acm，當然是愈高愈好囉，代表你的電路受雜訊影響愈小。
所以如果你測到的CMRR不夠高，甚至是負的。你覺得這個電路正常嗎？所以建議你再檢查一下netist。

freemystyle

尺寸的設計上似乎有問題，folded cascode N1 N3應該要提供給folded 負載跟diff pair電流，尺寸卻不夠大，建議版主再仔細看清楚設計的方式跟電流的分布，allen應該有教要從哪一些mos開始設計之類的