Fold cascode OPA設計問題

jerryyao

各位好：
  我想從數位領域轉往類比領域，所以我練習了這一個fold cascode OPA(圖一)，我有看過
此網站的有關fold cascode OPA的討論，聽從建議我先設計bias電路（圖二），有了bias
! K3 ^+ H7 E" J電路後，我想因為此bias電路也是cascode架構，所以OPA電路的cascode架構中的mos w/l比
應該要跟cascode架構的mos w/l比相同，如此偏壓才會使所有的mos都在飽和區，請問我的想
" P( t$ T2 f/ M9 L" W0 S  b法是對的嗎？
. S/ h+ K6 n# {$ M2 `還是bias電路負責產生電壓，OPA中cascode架構的mos w/l可以另外設定，只要bias電路
- P+ \/ e6 \2 t" I( u0 ^0 [0 p$ d產生的電壓能使OPA中的cascode中mos都在飽和區就好？
; H1 O& z; }, Z0 V) ~7 c
此外從佈局觀點來說，bias和OPA的cascode中對應的MOS是否要一起做同中心(common-centroid)佈局？
4 }! x/ q( `4 N( s(對應例子：OPA的P0,p2對應bias的p0,p3)
還bias的p0,p3做同中心佈局，而OPA的P0,p2另外做同中心佈局?
謝謝

[ 本帖最後由 jerryyao 於 2009-5-22 11:26 AM 編輯 ]

seanyang1337

Dear jerryyao,
8 h& h* [2 P8 E" x! n建議BIAS電路跟OPAMP 各自作MATCHING。
再來，BIAS電壓只要能使的MOS能在你要的條件下(VDD，CURRENT，TEMP，PROCESS)都在SAT區就可以啦。
, G0 h& A  _" b  _$ G* l9 J最後，電路的P4在我看來是可以省，P6&P7不對稱，N1&N3 SIZE 太小，BIAS電路要做START-UP 電路，
最最最~~~後，check DC bias voltage.

jerryyao

For  seanyang1337,
. V( U. x, m# }4 k( E4 ?" U" p謝謝。
START-UP 電路我會加，因目前我的重心的OPA本體，等到完成後再加。
& c4 C6 q0 {/ ^, S( e6 E其他的部份確實有問題，我會修改。
1 O# k6 @/ G. E) f1 |9 C/ q( s
不過電路是不是錯了，OPA cascode電路的current mirror是不是要在PMOS那邊，而不是在NMOS那邊?
* w, r0 o% a0 c6 p- [- e+ n5 ^我有比較我手中的類比IC設計的書，allen和zaravi的書都是在PMOS端，只有
baker的CMOS curcuit design,layout and simulation是在NMOS端，是baker錯了，還是都可以？
2 Z+ n/ f5 J! n2 ?0 s* M$ \# t+ k謝謝

jerryyao

關於current mirror是在PMOS還是在NMOS處有人回答我是沒錯啦，只是大家比較習慣在PMOS處。我跑了模擬好像都可以，只是不明白為何current mirror在PMOS處的CMRR是負的，如圖一，如果current mirror在NMOS處的CMRR是正的，如圖一上下相反的波形。
( t% D, T) O9 r8 S
此外我將此OPA接成反向大器，圖二，其中:
7 u4 v5 R; ^2 r6 D1 crf : 10K
rs : 10k
. Q; t' \; F: |9 y7 Y, l% Z  ovin : sin(1.65v 1.65 50k)
8 L0 p8 B, [: l  t" y) B7 Vvp : 1.65
& i, H- ?. T/ r模擬結果如圖三，請問為何vin在1.65v附近時vout會出現怪波形？
% g7 V2 e0 H# H3 S# |6 `PS : OPA的尾電流為20uA，而OPA cascode的電流都為10uA
  新電路如圖四
1 F" Z+ O0 e: N6 M% |3 K: o& M謝謝

[ 本帖最後由 jerryyao 於 2009-5-25 10:39 AM 編輯 ]

li202

反向放大的Vin與Vout相位也不對~~~~

你的偏壓電流不足以提供電阻的電流
1.65v/10k=165uA>>10uA
& K- {/ l) _& f' o8 C* L只有在交越點時，電阻電流夠小，才正確顯示輸出與輸入波形關係

不知道你的CMRR是怎麼取出來的
可以將BIAS的電壓取固定值跑CMRR

jerryyao

原帖由 li202 於 2009-6-5 08:34 PM 發表
2 G" c# \2 @: G+ n反向放大的Vin與Vout相位也不對~~~~
0 `4 }3 g5 X+ [
) z7 \0 V* g9 y5 }) h你的偏壓電流不足以提供電阻的電流
1.65v/10k=165uA>>10uA
只有在交越點時，電阻電流夠小，才正確顯示輸出與輸入波形關係
* |: T6 C) h7 @/ m. R! w
不知道你的CMRR是怎麼取出來的
可以將BIAS的電 ...

+ h' K2 g# A3 W3 c終於有人回了，謝謝我知到了，我會試一下，下面是我的spice deck for CMRR:
.param vdd_p=3.3
vdd avdd 0 vdd_p
vss avss  0 0
VM VM VP dc 0v
- I6 n6 o. l0 B4 L+ F, ^VP VP avss dc 1.65v ac 1v
* instance of top module                                                      *

x1 OUT VM VP OPA
9 X$ {+ a( B  O  ?3 ~
8 L% w( {) J/ Q! z1 W* Sweep & Analysis                                                      *
4 a' B) T' X! ]0 y) j.op
7 v5 }8 O* o  U* z8 k.ac dec 100 10 1000meg
.probe ac cmrr=vdb(OUT)
2 M/ N! o( @: g- m1 f相同的碼跑出一個整一個負得cmrr，我後來有用allen的方法（圖一）跑出來的CMRR還是負的，請問CMRR是負的對嗎？

simonblue

回復 6# jerryyao

首先你要瞭解為什麼要做差動型的放大器？就是因為差動放大器可以消除共模雜訊，所謂的CMRR=Adiff/Acm，當然是愈高愈好囉，代表你的電路受雜訊影響愈小。
2 c. I8 Y$ z% O所以如果你測到的CMRR不夠高，甚至是負的。你覺得這個電路正常嗎？所以建議你再檢查一下netist。

freemystyle

尺寸的設計上似乎有問題，folded cascode N1 N3應該要提供給folded 負載跟diff pair電流，尺寸卻不夠大，建議版主再仔細看清楚設計的方式跟電流的分布，allen應該有教要從哪一些mos開始設計之類的