急!!!! Verilog硬體描述語言設計移位運算子題目

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請問一下有人可以幫我解答這個題目嗎??非常感謝
1 I# E" F: _2 t9 t以移位運算子設計一個除八的除法器及乘八的乘法器(利用控制輸入做成乘或除法的選擇)用資料處理模式及行為模型來完成。

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我只會用DATAFLOW寫單單除8右移 一起寫我寫不出來
5 Y  Y" f  N3 U" P# q/ t* Emodule sh(a, out);
input [7:0] a;
output out;
2 W, Z1 z( D3 u1 u$ Y4 Swire out;
assign out=a>>4'b0011;
0 f1 o- S3 j2 Y! R7 _9 }. B4 Y
/ {9 @& j# G& d9 ]: @7 [' oendmodule

masonchung

module sh(a,division,out);
( [, B) d" T% v" T3 V5 Y
input [7:0] a;
8 }7 `$ U* e% L1 c, P6 xinput division;
2 u7 ^# ^- o  J( soutput [10:0] out;
reg [10:0] out;
' X# Z+ ~5 z0 W& Q" ~wire [4:0] div_8_out;
wire [10:0] mult_8_out ;
( ~' m/ @$ b1 ]. z
' v( V4 H) U, K% y! w+ Z. uassign div_8_out = a>>4'b0011;
' W7 j( \; y* q9 qassign mult_8_out = a<<4'b0011;

always@(*)
$ ~/ m7 P; _/ ?5 O2 sbegin
8 m+ U3 P/ W- Q: R  hif(division)
2 x$ x; Z+ C# ?- T+ b! l% l  begin
    out ={6'b0,div_8_out};
  end
* A+ a2 o0 r' e0 helse
  begin
    out =mult_8_out ;
  end
0 @6 J6 V5 a* o. q3 Nend

1 L" D, d8 l$ k, v; bendmodule

0 H5 W7 T. o) F$ e( g3 z$ R+ p[ 本帖最後由 masonchung 於 2008-12-22 02:22 PM 編輯 ]

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原帖由 masonchung 於 2008-12-22 02:16 PM 發表
& n: B8 j6 R7 o$ q, Q: |+ smodule sh(a,division,out);

& F3 s% V: e7 i1 t3 Winput [7:0] a;
! M4 [' E1 P# i' n& ]( `3 y' C# Tinput division;
, L0 P# b7 V, i8 {output [10:0] out;
" l9 _$ d+ M. q- l1 m  O! z- w! xreg [10:0] out;
9 \3 [9 ^6 B, r0 Jwire [4:0] div_8_out;
wire [10:0] mult_8_out ;
7 z7 U9 G5 p' u) q. ~4 s( |8 |# x
assign div_8_out = a>>4'b0011;
: `2 X  h* ~- ]8 f, q, E% ]assign mult_8_out ...

3 ^% M. J  Y5 D7 i5 _
, D/ `9 [6 @. `$ Q4 X6 D* M0 w  ?3 D
# M& K% n' [: Z, c9 F請問這是DATAFLOW與behavioral一起寫的嗎??
還是兩種模式開寫的呢??
可不可以幫我分開
DATAFLOW寫一個 behavioral寫一個
真的很感謝你