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[問題求助] T18 DRC LUP3.1g_1.8V

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1#
發表於 2013-10-7 23:48:56 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
本帖最後由 aj002547 於 2013-10-7 11:51 PM 編輯
& \2 s5 x0 U8 P5 {
' C$ k# U4 E. l$ g% k各位先進好, 小弟有遇到一DRC錯誤不只如何解, 想請教各位5 b$ e- A- T3 n  }% T

7 X- a; K& I: a  p圖片的反向器輸出有接至PAD, 但cell都是畫好的, ( G) X  N) {1 Z
/ a! f0 k4 F9 ~( h. |3 a
難不成真的要把這塊拆開然後拉開到他所指的3um這麼長距離嗎?; j) }' Z" ?8 f$ J% X

' \7 }3 h) U" [- U& V$ }7 l還請各位先進有處理過的幫忙, 謝謝" i9 R/ a& c" v1 A3 R

4 w5 R* }9 J) T- z9 c1 d6 c
2 C$ J/ I* h) |& d0 p( f3 j  h' m
$ R$ N9 N" r& [+ |+ f. E7 H# j4 p% N& X8 t1 Y: G7 K2 K
highline處為紅色框起部分
7 W$ N' l! V7 g

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推薦
發表於 2013-11-8 07:39:24 | 只看該作者
您好:
' b/ i/ Q6 |% D2 _/ y/ z( W
$ f3 [5 C1 Y( _( N0 h! C& a       我簡單的按照DRC RULE上的字義跟分享一下我的看法,應該是說如果你的N/PMOS有直接接到PAD的話,你的NMOS就必須要圍上DNW,而且DNW跟你的PMOS的NW必須距離3um以上。
& _7 k5 s  X- }0 V) E( Z/ v; ~5 ^+ C9 ~: [  k+ v) i
        我猜這應該是為了ESD所設的RULE,因為在PAD附近較易有大電流,故拉開N/PMOS以防止LATCH UP產生。
/ V; s8 @" k( A. @9 n4 H* o8 n; F: Y* K' z% C
以上希望對你有幫助。
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3#
發表於 2014-5-21 18:14:38 | 只看該作者
LUP  廠 rule
7 Y% u& v, Q6 [) o+ ]/ Q& p; E* j8 D! k7 H1 {4 ~
space  between the NMOS and the PMOS
4#
發表於 2014-5-21 19:14:49 | 只看該作者
請把PNMOS 拉開 並為一個完整的ring
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