【求助】大家帮我看看我的LAYOUT的错误出在哪儿了，好么？

sohappy

我的毕业论文是在Cadence上做一个LNA，本来图做好了，仿真也完成了，这个礼拜就
, j  W. e) e- X+ \) i( k要交实习报告了，老师昨天才通知我，要我再做个LAYOUT，然后把仿真结果对比一
下，可是我之前一点儿都没学过 LAYOUT，做出来的东西错误一大堆，我也看不懂，已经没有太多
# a6 d- I' m0 p, T! v的时间去翻资料了，还请各位哥哥姐姐帮帮我啊！！！
* [* C/ z- z8 E. O2 ^* W7 H错误如下：
+ C* M" [( i: ~8 T: a) _9 L
* b0 \! {% r0 J* n2 Q
0 w/ n6 s6 E5 w9 b4 j# errors Violated Rules
2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
; L" i* x2 m0 L1 x" ~) a1   Figure Causing Multiple Stamped Connections
  H) c) r- p6 a" Z  q  c1   Figure Having Multiple Stamped Connections
4   Label/Pin is on a net with a different name
+ S. t: u" ~& |" Y1   M1R1 Minimum density of MET1 area [%] =30
1   M2R1 Minimum density of MET2 area [%] =30
1   M3R1 Minimum density of MET3 area [%] =30
1   M4R1 Minimum density of MET4 area [%] =30
0 i% v, i3 S8 n( P2 P8 n8 O, e1   POC1 Minimum POLY1 to DIFF spacing = 0.2
4 D& \8 t9 t1 U9 n13 Total errors found

m851055

1   M1R1 Minimum density of MET1 area [%] =30
-->MET1佔總面積須超過30%

! a. A1 \. ]# y% O* o8 ~: d1   M2R1 Minimum density of MET2 area [%] =30
8 M3 Q; B' u8 e4 i$ i+ W
-->MET2佔總面積須超過30%
8 t6 r0 C" }& n4 e6 E( S/ E' U9 X
1   M3R1 Minimum density of MET3 area [%] =30

-->MET3佔總面積須超過30%
$ W$ n8 X3 q, |0 L
1   M4R1 Minimum density of MET4 area [%] =30

-->MET4佔總面積須超過30%

; u; ?4 C8 z0 s' P$ Q1   POC1 Minimum POLY1 to DIFF spacing = 0.2

7 ?' b- O  A6 T! ?4 w. S8 d$ J) a1 k--->Poly to Active的spacing須大於0.2um

Oo海闊天空oO

--------------------------------------------------------------------------------------------------------
1   M1R1 Minimum density of MET1 area [%] =30
8 G) D. u! l  ?& h1   M2R1 Minimum density of MET2 area [%] =30
2 J0 x0 e0 g; c0 C1   M3R1 Minimum density of MET3 area [%] =30
9 ?* d, ^& e* w1   M4R1 Minimum density of MET4 area [%] =30
0 w. J- e: \2 v% t( J1   POC1 Minimum POLY1 to DIFF spacing = 0.2
-------------------------------------------------------------------------------------------------------
+ N4 j. w' X- r5 t這些只是密度的問題...
製程廠通常會要求...整個Chip中..metal1~4還有Poly的面積必須達到某個標準..
但若您沒有要下線tap-out的話..這些應該是不需要考慮...
7 u9 @' f  j/ O但如果你要避免的話...
+ c$ q5 G4 o; H( t7 ?( i5 C- }% h& m+ x可以自行自做一個dummycell..
這一個dummycell是由metal1~4還有Poly組成...每個大小都是2um*5um
就是將五塊相同大小的metal1~4還有Poly疊在一起..組成一個cell...
) j( J0 a9 l& V" ]利用這個cell...將使用密度捕齊即可...

1 ^- o' M+ ?, g* b, i. A& A7 ]
( N9 \  e+ J! Y2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
-->這一個問題..我想是MOS的Body距離MOS太遠...造成的錯誤..
! x% S. e: y8 J% ?2 l  s    在發生錯誤的地方...多補一點Body應該就可以了...

5 ^7 b2 @0 [3 b: \+ G% O---------------------------------------------------------------------------
4 h- _1 U) Y" _) W% t9 M1   Figure Causing Multiple Stamped Connections
# i+ V8 H! ^9 K& ~% h1   Figure Having Multiple Stamped Connections
4   Label/Pin is on a net with a different name
---------------------------------------------------------------------------
0 ?6 m& {( q* W7 o% |2 k這些應該都是相同的問題....
應該是你當初layout的時候...PIN腳沒有用好...
造成重複命名...
$ {! O9 k& v- {  Z1 B建議先檢查你的電路圖後...在比對你layout內的PIN腳..
" L% r' U; ~& ?* g, H- l) o是否有重複命名..

wlyi0928

這裡應該是您把DRC和LVS的error放一起講了,
我把兩種error分開來解釋好了.
8 B, k  C' M5 {% s+ ^  |以下先講DRC的error.
  O$ D3 n# |( {/ \7 `* L' @7 @
- U7 I" T9 K& Z0 D4 g====================DRC Error=====================
1 _: S" u/ }5 {8 P9 t2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
8 [& T/ T. P5 ^- e
若是在我們這裡經常使用CIC提供的TSMC 0.35um製程的話,
8 ~& c# T8 ^4 I; \+ @! F此類錯誤在DRC驗證時就會出現了,
* x7 _7 x/ x3 C: G  r不過這要看rule是怎麼寫的, 它其實並沒有一定得在做何種驗證時出現的必然性,
只是我自己把它歸在DRC Error而已.
上面這一條, 根據我長久以來的觀察結果...通常都是佈局者忘記打substrate contact了.
如果DRC hightlight跑出來亮的是一大片的話, 那就是您忘記打substrate contact了.
/ |2 H# S* D0 F) j但也有可能像海闊天空大大說的...您或許有nmos或n-type device的substrate contact離device本身大於20um所致.

" H4 ^- e) B" k# h9 A; v' q$ n1   M1R1 Minimum density of MET1 area [%] =30
1   M2R1 Minimum density of MET2 area [%] =30
1   M3R1 Minimum density of MET3 area [%] =30
1   M4R1 Minimum density of MET4 area [%] =30

以上四條, 同樣如海闊天空大大所說, 為metal density的問題.
' [0 i" p8 S+ i+ x7 S5 h" G為確保製程良率, foundry通常會制定這樣的rule,
4 }! E) q+ ~' g" W$ j, o不過到底是不是您要自己把metal density補到夠, 或是它們是可以忽略的"假錯",
+ z, X: C& D; W8 Q, l: z- `以及要用來補metal density的dummy cell的size及其所需間隔的space,
3 z7 I# {& H0 b9 O! D則需視您所使用的製程(哪家foundry? 多少的製程?)來決定, Design Rule裡面通常會有的,
& O6 B+ U5 f% t% R8 r應該在蠻後面的地方, 您可以翻Design Rule看看.
5 K+ [% j- J% Y5 i
9 H3 u6 f: [) E1   POC1 Minimum POLY1 to DIFF spacing = 0.2

# b2 Q& W" W1 K上面這條呢, 是講說您的POLY1與DIFF的space小於0.2了,
用RVE 把發生錯誤的地方highlight起來, 您應該就能看到錯誤發生在哪裡了.
0 D- z8 B4 z7 K; |. @6 f4 M個人猜想, 以及根據經驗的猜測呢...
/ c) d- c! C& I很有可能是endcap轉彎要打poly contact的地方與DIFF的space小於0.2的關係,
8 n+ U" D8 _6 T. C或者是用POLY1繞的線與其旁邊的DIFF的space小於0.2...諸如此類的關係,
& W, R+ a; V1 a- P而此點與上述的metal density無關, 是一定要修改的DRC Error.

( z( C( ^# ]" W; w7 S7 e: W5 e. S====================LVS Error=====================
再來是LVS的Error:

. A" W* d( i; Y& y. q. C4   Label/Pin is on a net with a different name

這一條的話呢, 看來您是在同一條metal線上, 打了兩個不同名字的pin了.
8 o6 k8 P! d- y$ ^廣義的來說, 一條metal線(或應該說是一個節點),
絕對只能有一個名字, 也就是它就應該只能打一個pin,
我想可能也不見得要檢查電路圖...雖然說是我的話我可能也還是會看一下電路圖啦...
或許請您到佈局裡面看看那些metal線上是否發生了一條metal上面有不只一個pin這樣的問題,
那麼這一條error應該就能夠解決了.

  Y2 O$ `$ @& {/ P; q, V1   Figure Causing Multiple Stamped Connections
1   Figure Having Multiple Stamped Connections

- R8 |8 ^4 I7 |6 }+ D7 G# v這兩條的話呢, 如果沒有意外的話,
4 J& t" X- I( |9 I. J, g  ]其實也如海闊天空大大所說, 其實跟上面那一條是基本上一樣的...
$ a- s& [" b! ]6 O' N4 ?所以若是您解決了上面LVS的第一條Label/Pin的問題之後,
照理說這兩條就不應該再出現了,
若有再出現的話, 就要看它們是否還有再搭配其它的error存在了.
1 a+ H5 W8 h1 N( ]  o- h
1 q' M4 S, {- A* h0 m5 x. E最後補充一點點東西...
看您發問時候的問題排版, ERC那條排在最上面,
所以我猜有這幾種情況:
7 j7 \& q6 w& l. W1. 或許您的ERC驗證是另外做的, 不像我們跑的LVS驗證裡就有含ERC rule了.
2. 又或許您的ERC含在LVS驗證裡, 兩種一起做的, 所以它會和LVS Error排在一起.
3. 還是我想太多, 只是您把各種Error混著排罷了, 它們的位置本身是沒關係的呢? 呵呵...

一點點經驗, 希望有幫上您的忙!!