請問如何將寄生電容~寄生電阻降到最小

iverson218

如何將寄生電容~寄生電阻降到最小~
$ v' x2 t7 A0 m0 v! e2 `! g0 `請問最小面積是指整個layout的面積嗎??
還是線跟線之間的距離??
還是兩者都有??
% B* O- K9 i+ ]: b* B想成為layout佈局工程師的小弟

redteaboy

電阻的話 多打mos S 端 和 D端   contact(要往下打)   就可減少寄生電阻        |---------|
                                                               -------------|         |--------------|
5 x5 A& W8 H8 V  @' i" R  c                                                               |            |         |              |
% z4 ]9 s3 T# L0 C, K6 q1 W                                                      |            |         |              |
                                                      |     S      |    G    |      D       |
4 J! m: \! M0 B) d0 l6 q# @0 t                                                      |            |         |              |
) j) o: }+ j4 H1 R% d) _7 d                                                      |            |         |              |
                                                      -------------|         |--------------|
! b) w. G. q& \" p8 l                                                                   |---------|

yhchang

因為 一個電路裡面 的MOS SIZE早就已經被設計者決定了
- v% Z$ X7 W7 T" A所以 MOS本身對地的電容 一開始就產生了
LAYOUT唯一能降低的 應該就是  電路中各個MOS的總連線長度要越短越好
總連結的次數要越少越好  這樣子寄生RC就會降下來