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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Analog/RFIC討論區 › Delta Sigma 問題
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[問題求助] Delta Sigma 問題

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kuohsi
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1#
發表於 2009-6-10 10:16:16 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
最近設計2-nd order Delta-Sigma ADC,已經Hspice階段，
0 L, p( Z0 Q7 l+ i但是最後FFT結果卻不如預期，noise floor很高，" n+ y) K; z9 B# P& A& F( }
Behavior model 可達到130dB/ t  I% {/ m: s0 R# [' z
請問有什麼建議嗎?
/ k* M7 Y$ r; p: \, M/ i(OPA gain = 70dB, OSR=2048, BW=50Hz)3 b4 K9 f5 k0 x: }8 G5 [0 r. y' m

4 e: g* d% q5 l/ l[ 本帖最後由 kuohsi 於 2009-6-10 10:21 AM 編輯 ]

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2#
發表於 2009-6-10 14:27:30 | 只看該作者
請問你的delta sigma是類比or數位端,$ l! J! u) ~+ w8 _8 U; U) e' n1 k
ADC or DAC or digital delta sigma
- R1 ^5 _6 S: L, C: v若為類比,且為不連續,應該無法使用hspice算出noise floor,8 j3 i/ t) X0 l5 B. m+ b4 X
若是數位輸出端,可以使用數位輸出來算.
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kuohsi
3#
 樓主| 發表於 2009-6-10 15:07:16 | 只看該作者
我的是ADC modulator直接輸出, 也就是比較器的輸出直接做FFT0 T5 F% T7 U5 v) K
所以不知kokokiki大您說的這樣是類比還是數位輸出?/ A7 {7 t4 w) x/ S
另外，noise floor 是我直接目測估算的。
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4#
發表於 2009-6-10 15:14:50 | 只看該作者
sorry!,: e: c( [& H% E+ y/ W% x
你的結果應該數位輸出端的結果,
5 }1 ~! v! E2 G" S5 a要利用noise cascade的公式算analog前端有供獻多少noise,但你的simulation op-gain-70dB 得-106dB看起來是不合理,
; J9 U" H, o" y實際上可能更差,用hspice做simulation不可能將元件的noise計算進去,看起來你的simulation的結果只有opa的好壞影響結果.; B# }9 O6 U" {
如果改善opa應該可逼進其理想的結果,但其元件的noise並沒有計算進入,會導致其結果會非常的差,所以delta-sigma的每級的gain-plan關係到noise-plan,所以在整個理論設計就要實際去考量device-noise的存在.
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kuohsi
5#
 樓主| 發表於 2009-6-10 15:51:07 | 只看該作者
謝謝kokokiki大：! ?+ N+ |1 o1 Q" }( F* F
另外問一下switched-capacitor電路，) m9 p: j$ p, b' ?5 \
要如何改善charge injection, clock feed-through等問題，4 z" U" v  o* Q! Y' k8 f+ ^
書上只寫用non-overlap的clock改善，$ o; [$ U6 ]  }3 K% s$ {
但還有其他方法嗎?
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lynker
6#
發表於 2009-6-10 16:59:36 | 只看該作者
差分結構會改善charge injection，clock feed-through
8 G7 B1 f3 `, O  {" R再就是下極板採樣+non-overlap clock
: v% F1 ~, b& F8 H7 H+ i另外注意採樣電容所帶來的熱雜訊% p) C) k* t! ?. f" _  Q
若是用作電能計量應注意1/f雜訊的抑制
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7#
發表於 2009-6-11 10:47:27 | 只看該作者
使用full-differential的架構並注意layout的對稱,將switch的ron及雜散電容調小及加dummy mos,可以改善charge injection,# Q" ^9 t$ K" J0 H  w2 w
clock feed-through可以使用non-overlap的clock改善或2-phase clok也可改善.
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kuohsi
8#
 樓主| 發表於 2009-6-11 13:29:12 | 只看該作者
請問kokokiki ,將switch的ron及雜散電容調小
5 u9 h. p1 ]: i# k是加大開關的寬度嗎?
  G1 T4 G+ c9 e$ X3 h9 `可是WIDTH加大ron降低，但是雜散電容要如何降低?
, T* j  C. A7 l6 F9 m# l感謝
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9#
發表於 2009-6-11 14:14:52 | 只看該作者
對Y,mos W上升,雜散電容也上升,但是有方法,那就是要你看對mos基礎的了解,, ^" A) g: v  o8 o* G+ }
解法有很多....
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10#
發表於 2009-6-12 23:34:50 | 只看該作者
hspice transient analysis 無法將noise加入考量
5 k& h$ _6 q2 ~$ i, J: G) _hspice 的.noise analysis也沒辦法做有switch period的分析 (況且很多fundry 並未將noise parameter 'AF & KF' 加入model card 中)
& ^/ I% G( A; d5 u/ U7 G除非使用cadence spectreRF 的PSS + PAD analysis 那又是很麻煩的事了....
; {) @4 i1 I1 ?4 s6 @9 _. S通常分析noise方式都是大致用input的cap 去計算thermal noise ~  KT/C  6 h- @. g2 Z, z) T% C! @
charge injection是用nonoverlap 去解決阿.  有什麼問題嗎?還是你感覺這方式有缺陷嗎?
6 y+ g" j3 Z# X; K4 P3 D
- K- B: k7 A' b; Lnoise floor 計算可以用你的數位訊號取psd  再積分頻率範圍得到power值  取10log才是你真正的noise floor值8 J+ [4 F% Y- K- ^6 z
當然還要注意psd是single side band還是double side band,  spectre 是double side band 所以積分完的power還要多乘2  H, ~( L, N  h. {% x9 Q
算psd也是有技巧的,http://www.scribd.com/doc/2414951/ADC-Testing-Methods
) ]* Z7 s/ G: U- U9 c; h# ~* z+ X; h以前碩班有用過,有無遵循訊號和clock間的規則會導致結果好壞差相當多6 F2 A2 M% M: F  A; q) u
不過看你的noise floor並不會很差阿.......我以前做的2階也跟你差不多勒.......- b% ^2 B% L1 z1 @

& ]1 k2 K+ ?; @# m& D6 U, r) Utransient 鎖模擬出的noise floor會高 主要原因是在各級sampling integrator的settling behavior上  N* U+ j7 A5 r& L" p- T3 J3 p5 u# y
舉例來說你要sampling的訊號是否在sampling clock結束前就setting好, 這和op的unit gain bandwidth有關.
- f8 x  o/ |0 P4 F- z; Z2 B% Vhold clock是否是你要的電壓值, 這和op的gain有關, op的output swing有無nonlinearity 等等 ....這方面有很多paper可以參考囉.% w: Z& b1 R% y* i
介紹你一個相當不錯的工具:, Q) N6 n* g% v3 D4 L8 c
http://www.mathworks.com/matlabcentral/fileexchange/7589
8 F/ w2 L4 M5 ^0 ~$ {2 B
  G" p. b2 e0 B1 m不錯的書:: p) D: D. [' U6 o! C. l
http://www.amazon.com/Low-Voltag ... ref=pd_bxgy_b_img_a, G5 F( R% G3 T  ]+ j" Y
http://www.amazon.com/Delta-Sigm ... ref=pd_bxgy_b_img_a
; y& |. U0 @' I; }/ ehttp://www.amazon.com/High-Perfo ... ref=ntt_at_ep_dpi_1
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kuohsi
11#
 樓主| 發表於 2009-6-15 10:45:45 | 只看該作者
感謝各位高手的回答，感激不盡6 j0 ]* Z! M/ r  z( u% G; O. c
' @: |4 r$ G2 C6 [/ }. X. o" S/ ~: k
想再問一個問題，
' y6 g& v6 a: A/ j: h; k! S+ I. F為何我輸入交流信號給delta-sigma ADC6 d. i, p3 j( R5 V
看頻譜時諧波(HD3)很大，( }$ Q# U3 X0 z: |  q! H2 ~
是因為OPA non-liearity的關係嗎?
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12#
發表於 2009-6-30 19:59:48 | 只看該作者
原PO的圖，正確嗎?# M) ^+ |, U1 }: b  Z, m
我會提這個問題是因為:4 V, C3 {; S" `& W
你的bandwidth 50 Hz, x! ?- X& a% h1 t* r) j2 F0 z
請問你下.tran 跑多久?  這模擬應該會跑很久，而且檔案會很大唷  y4 w8 Y# B: R& t& C+ A
由你的圖看起來沒有noise shaping; \% ^9 Z, ?$ J2 ?- \

( s8 G5 ?) ]5 |1 O- y然後 我覺得noise floor看起來怪怪的， 接近10Hz 是你的輸入訊號嗎?: \2 k9 t; b% w  l" Q
還是說 那是FFT造成的，  如果那不是訊號， 看noise 並沒有意義, S7 L( O  V# j( q+ _; E5 Q: B

0 u3 b' y5 |: G9 e
' I* v! S2 q& @$ D這是我淺見~剛好最近也在STUDY這
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13#
發表於 2009-7-1 22:17:34 | 只看該作者
看頻譜時諧波(HD3)很大
% A7 d* V6 n2 ?6 f是因為OPA non-liearity的關係嗎?
/ @4 K9 y" v2 U6 ?    有可能吧 ~ !
$ x  i$ n! d/ U9 N0 C/ |4 N2 h( ~) O) s8 }. O! t* T
由你的圖看起來沒有noise shaping) q# Z8 D! O9 Z$ N
    應該是看的頻寬不夠吧, 不是log scale喔
* R9 o( ^, q1 i$ G# |2 T; n/ k1 O8 ~* t
! ~0 Z# n# [1 t& m+ K$ T; [然後 我覺得noise floor看起來怪怪的， 接近10Hz 是你的輸入訊號嗎?
+ [; a6 s; X% f. \/ w7 O& K還是說 那是FFT造成的，  如果那不是訊號， 看noise 並沒有意義
) w$ U3 _0 \2 I5 f    低頻有可能是DC的平均訊號,傅立葉展開不是都有各DC項嗎?
( b1 N2 w" E5 g    我也認同大大說的,沒有訊號只看noise是沒意義的,因為又看不到SNR or SNDR
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kuohsi
14#
 樓主| 發表於 2009-7-2 10:10:39 | 只看該作者

我是原PO

各位高手好，我的輸入是DC值，使用的window=black時，表現的信號有3點，
: ]% C7 j8 \: N" S; Y* O所以10HZ附近(前3點)為信號頻率，
8 H0 W) @  l- Q, f這個圖有noise shapping，我的fs=200kHz, BW=50Hz
' s  j! x$ y' w% [# {! Q; j所以我把範圍拉到幾百Hz, 導致看起來好像沒有noise shapping！
; j! D1 k1 f2 K+ O  d' s6 C+ H, T4 _0 w5 ~  N6 M9 `3 [! ]
最近大概知道問題點，但還是不能很肯定，
( z* q' N& ]: y# s, V應該是switched-capacitor電路的開關大小的問題，; s$ G! h) H) J$ H7 O8 E, K
我把開關大小調小降低charge injection,效果有好一點，但還是不夠，
9 d% }4 B1 H0 @, S9 j請問大家SC電路的開關，設計時有什麼需要注意的嗎?
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