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都是"PFD"惹的禍@@~~
這個問題說來話長ㄟ,總歸就是您所說的..."PFD"在搞鬼阿...: ?+ A& z% o# e' [6 P% a# N
2 {% B+ |4 S: l其實目前PLL技術相當成熟,大家在期刊上都可以看多許許多多種的PFD..但其實可能沒搞清楚,它是"PFD"還是"PD") x9 X/ V) Z) @. R4 Q
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這點是非常重要的,因為其檢測範圍會影響到PLL系統鎖定的行為
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0 J3 v) \* M2 O. l8 v例如 : XOR架構與SR Flip-Flop只可視為PD,因為其檢測範圍不超過2*phi
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真正的PFD是具有"reset"功能..範圍為正負2*phi,不管相位差多少(亦頻率變化量)都可以做檢測
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1 o9 d$ X0 O+ [/ V) }- f/ u所以若在PLL系統中使用PD的話(或是PD detection range沒設計好),那是會有你所說的問題發生$ Q2 i3 ]6 |- N# x0 V3 Q5 [. C- S
6 a% x) g# U& ?5 o8 ?* q但就我所知...若PLL系統架構沒有用到切相位檢測'正確頻寬設計或是改變PFD操作行態的話..PLL比較不會發生此問題 u* I4 ~( I9 k* X3 r
8 G$ Y. c; K `4 k3 E會有錯誤鎖定的情形大多是在DLL上才會拿來被討論...因為延遲線的延遲量過大或過小都會導致錯誤鎖定 g4 r5 F& e$ O& f
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這是我個人的淺見...供參考囉~~有問題再一起討論囉!!
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8 U3 {# s0 t* l+ K& @2 ^( D- JPS. 建議可以去參考NTU Shen-Iuan Liu 或 NCHU Ching-Yuan Yang 的上課講義..可以了解比較多PLL的東西" L" `( p4 h2 V# f$ a
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順便附上幾篇我覺得比較經典在說明PFD的paper
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