類比佈局、body端、匹配的一些問題，請幫幫我~

bairshinyuan

最近遇到一些疑惑，希望會的人可以幫我解答一下~~
1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??
2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??
+ v6 l% P& P  ?4 [, `3. MOS中的body端，不接電源或地時，會有什麼問題產生阿?? 是為了消除雜訊&防止latch up才接電源&地嗎??
" t& X& o! u( }/ v4. 到底為啥要做匹配的動作呢??
4 N  L" l/ v$ b" K: i5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??
6 N  i% v1 Q! e/ m, t2 E
/ P1 s! G8 S6 L$ G7 y不論回答與否，在此先謝謝大家囉~~

bairshinyuan

補充：
6. 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??

motofatfat

1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??
' E5 \2 f& I7 X1 x# Q5 ?會動只是基本ㄉ,特性和達到規格ㄉ要求
2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??
& y6 G3 q5 o0 z- @可以阿 只要封裝能配合 放哪都行
3. MOS中的body端，不接電源或地時，會有什麼問題產生阿??
- r5 D3 c6 z. a5 y, d; D看設計 通常只會 latch up 或是不動作 要看元件鄧作原理
還有  你把MOS 當瞎密用
1 `9 I6 F, B& M$ b, Q 是為了消除雜訊&防止latch up才接電源&地嗎??
* S$ Z9 M3 ^) e, i: I* \3 b6 h5 R不一定
4. 到底為啥要做匹配的動作呢??
" I# J* c2 k* Z# P) z1 d% Y未了使匹配ㄉ元件在製程上做出來愈相同
' o4 [! Y# g6 j1 B2 o: w$ r電流鏡而言 兩邊愈相同出來ㄉ結果 愈符合預期
( }, Y4 w  L5 ?. u$ N5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??
7 R9 R1 U( p7 H4 _$ U3 a& W這邊多爬爬文ㄅ
& n- |, d- G) A  z2 p& X6. 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??
# t) K( E) }1 B3 D. O有阿 直接放在電路上
( F- J1 y4 [3 I: q4 y通常不會這樣做
所以有PAD limit or Core limit ㄉ說法
8 R: G( P5 C) O8 X即因PAD 決定面積或因Core 決定面積
這些答案希望對你有幫助

kanoson

3. body effect
6. link finite pads

bairshinyuan

那請問一下PAD limit < Core limit 會怎樣??
PAD limit > Core limit 又怎樣??
優缺點分別是瞎咪阿??

motofatfat

那請問一下PAD limit < Core limit 會怎樣??
$ R8 l- w! P1 zPAD limit > Core limit 又怎樣??
' N5 k7 u4 z0 ~5 D& x優缺點分別是瞎咪阿??

1 c' K/ ?, M! K不會怎樣
) _- s4 L; ]4 B+ f+ `- C編個名詞來溝通而已
PAD limit 是指因PAD 決定總面積
% r( G+ y2 N% F! e4 x) e/ z+ B* h面積利用率較低
0 Q% R4 W' G2 |Core limit  是指因core 決定總面積
面積利用率較高
一分面積  一分錢
! _; |' i& z7 u" y) q能做成 Core limit 最好

anita66

Hi,
應該還是取決於I/O個數來看,例如,pad個數圍起來後,裡面的面積小於core的面積,那就只好採取core limit的方式,至於,pad與pad之間的空間,通常是塞filler,反之,則沒有filler的問題.
# k2 H+ N' t/ ^7 u1 q+ _+ v希望能有所幫助,3Q~

小緯仔

那如果是N-well製程
, y  r$ F+ H: D. R9 m  w( T9 t9 q
NMOS的Source&Body接在一起時

1 o1 ^. G, D- c; L& H2 h而Source又不是在最負端，那該怎麼辦？

motofatfat

那如果是N-well製程

; _" H: _5 K* d% P5 k8 |NMOS的Source&Body接在一起時

; |; H% x/ E8 [- B# V! u. ~而Source又不是在最負端，那該怎麼辦？

瞎密怎麼辦
看不懂問題
NMOS ㄉ body 是 psub
! y+ \5 m( a0 w9 O: t1 H1 k現在ㄉ做法都是 加 psub2 (t廠)  或 spegnd (u廠) 來區別 個ㄍNMOS ㄉbody
3 T& K  {7 P9 Z4 {; |, flike pmos ㄉ body nwell 愛接哪裡 就接哪裡

skeepy

原帖由 小緯仔 於 2008-9-19 02:14 PM 發表
1 M& n: u' T# U0 m那如果是N-well製程

NMOS的Source&Body接在一起時
- e/ V# W5 O+ [
而Source又不是在最負端，那該怎麼辦？

! x  X: l& A0 N
$ n$ I2 ?% _! X2 N! i加道NBL將那顆DEVICE隔起來。

yingzi07482

layout对工艺上的要求很高，很多要处理的思想都是因为工艺制程上存在误差

小包

以我layout analog layout 2年的經驗~~~
3 \# r( ^$ J+ }( e( }1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??
. F1 R/ U% J, g, rANS:我想最主要差別在於mos方向要一致，且較注重mos matching，cell matching

4 W" t* C4 H4 O& x2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??
ANS:一般要看你的包裝吧，pad通通放在同一邊也可以啦，如果你的包裝的leads都在同一邊的話。
    通常會散佈在chip的4個邊邊主要是因為這樣bonding的線可以直接的bond出去，如果pad擺在chip中間的話，被bond線跨過的core很有可能會被影響，所以一般pad儘量擺最外圍。假設你通通放在左邊，但其中有一些pad要bond到右邊，這樣bond線要拉很長，對於被跨過的core也不好。
0 ~: q! V* t" ]# N$ m: V' t
3. MOS中的body端，不接電源或地時，會有什麼問題產生阿?? 是為了消除雜訊&防止latch up才接電源&地嗎??
: z$ K0 ~& j1 Y& ~# DAMS:body要接電位主要是為了和source/drain產生逆偏，使mos能夠work，若body不接電位的話可能會產生漏電而影響mos的performance。
$ T/ I" b' F9 u
4. 到底為啥要做匹配的動作呢??
ANS:mos愈matching，訊號的offset就愈小，會更接近simmulation的結果。
9 i2 Y4 k& |" d- d/ t& d, m/ R
# ?: D5 ?' v: m5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??
ANS: "The Art of Analog Layout" →我覺得這是layout和designer都應該看的一本書。
3 ~/ @, y0 x& d! \
/ y' P$ J, ?1 f" V7 q以上是我在這兩年內所學到的東西，僅供參考。
8 D1 M0 `3 O' j8 h% Z6 t# T* [希望以上回答能夠幫助到你。

astrosummer

虽然答案基本都知道,但是看了各位的回复,还是有很多收获的,
* C# U) ^" s& Q想再说一下6, 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??
; _! n9 d4 ~( A) x& g1 `3 m: @( o不太理解,电路面积大于pad面积没有关系啊, 为什么还要扩充pad呢, 那岂不是要增加die的面积,增加成本了吗?

ecalfs

core limit 不需受限原有框架
" l6 X  O& h. D' {7 ~. V. T9 G
/ ?4 ?& }0 c1 t8 i  a* M1. Floor plane需規劃好(有彈性變更的可能性),以省面積
2. Pad 可放中間, 一測, 兩測, L, ㄇ字 配合 IO 需要來達成
3. 最後確認Bonding diagram

ecalfs

補充:
1 p1 j4 A7 R( q+ \( t# H4 v( D0 U6 @
需注意ESD solution, power cut....