APR的問題

abayson

我目前是使用TSMC18的製程 作數位IC的設計
9 E2 |0 ]+ N" n1 [2 g
. \; b; U! {/ S8 W/ ? 可是在APR時 有些問題想請教各位  APR軟體 SOC encounter
3 i  {. l9 s; H' }6 L
1. 我在一開始產生記憶體時 預設她的power ring是M2 M3 那是不是代表 我在APR時 core的   
     power ring還有 stripes也必須是M2 M3?

1 W. M" z# F2 r0 Q9 q1 ]; a! d" N2.我在APR中 再執行nanoroute之前有檢查DRC跟LVS都是0個violation 但在執行nanoroute後
) M( \" q5 r3 d- x8 U   出現2種violation
4 K' }  M8 _: S  
  第一種是  Mar violation
Regular Wire of Net U_LDPC/mem2_4/RF2SH82X8_u23/AB_n[1]
7 u- B1 m" b; T; yFalse :  No     Layer : M3     Bounds ( 1868.290, 4131.040 ) ( 1869.290, 4132.040 )
請問一下 她的報告也只能秀出位置 那這個錯誤是什麼意思 要怎麼修正

   第二種是  Spacing violation
  Regular Wire of Net U_LDPC/mem2_4/RF2SH82X8_u9/CENB_n
  False :  No     Layer : M5     Bounds ( 2781.730, 3643.700 ) ( 2782.730, 3644.700 )
  我看一下 他好像是 自動route後 2各metal  間的空間小於lef檔內規定minspace
  這部份要怎麼修正呢
$ _! b; L! V, R( n+ Q" g( t$ Z3 U  
   附檔有比較詳細的圖 謝謝
% t/ i" q4 L9 S9 F/ U 希望有經驗的人士 可以給予指教 謝謝

jianping

1. 我在一開始產生記憶體時 預設她的power ring是M2 M3 那是不是代表 我在APR時 core的   
6 Q2 w+ T) F: j. m; d4 f) p     power ring還有 stripes也必須是M2 M3?
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不見得~但最好保持M1,M3,M5橫向,M2,M4,M6縱向的法則
/ Z4 s7 j: F- ]* X6 Hstripes通常用Top Metal跟倒數第二層,如果你用M2如果又壓在CELL上可能會造成繞線困難,且最TOP的METAL阻值較小較好.


( K" ~7 f- D! X: O. R" k2.我在APR中 再執行nanoroute之前有檢查DRC跟LVS都是0個violation 但在執行nanoroute後
   出現2種violation
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7 H: Q* I( ^7 J5 M1 x( D. ? OUTPUT GDS FILE出來,然後用CALIBRE驗證看看,看是不是真錯.