如何減少RC效應?

breaking622

小弟我在畫BANDGAP的電路,不過畫出來去看他的波形和原本模擬HSPICE的波形差很多!
- \# d/ X  G3 F3 q: B5 W- {
所以在想說會不會有可能是RC效應造成結果.不過我不是很懂LAYOUT上的一些物理效應.
/ E! ^  y6 \6 U5 ~
7 `3 ~: x$ b$ {4 u希望有人可以幫我解答一下.也希望可以知道在畫一個LAYOUT上他的跑線該怎麼跑會比較合適!

- X4 u% ^! ?, c4 [% T謝謝!

edengod

沒給你的 BANDGAP 的電路 及 Layout
" y% R3 v' k! G4 B6 i/ W* ^很難知道你的問題在哪邊
$ Z  M" |7 V' Z7 q& o
, e9 a6 O. f/ V8 O$ P若方便  請 PO 一下吧

u9513349

還沒嘗試過劃混合的電路~

不過之前上課老師說盡量能把METAL能簡短就短~
( m0 F: A1 E( H9 T1 ^( y9 m1 V
因為METAL帶著許多的RC效應

kf_chiang

bandgap 電路如果有使用  BJT 的話,應該使用 同心圓 排列,如果電阻有比例性的話,應該考慮 matching 的交錯排法,對於 gate 接在一起的 MOS 也應該考慮 matching 的交錯排法,如此應該會有所改善,提供給你做參考.

duckdh

儘量縮短彼此之間的距離,
- A# l4 t6 V4 Z, Y這樣有助於消滅額外的雜訊干擾,
+ B, P( c8 y4 G5 M越短越佳

yhchang

我覺得可以用一個簡單的方法
就是把你的Bandgap的LPE檔案拿出來看
把寄生電容排序一下
再把寄生最嚴重的幾個點拿出來看
; u9 q' R# E, R. S: l9 y, |  W看看寄生效應最嚴重的點是在你電路的哪些地方?
9 c, v  U. v" B0 p其實這些點只要出現在你的 Cueent Mirror或是BJT或是Resistance
8 \0 p7 [1 l/ X2 d# H" c5 q或OP附近   相信都會對你的Bandgap 它整體的Performance
造成很嚴重的影響
! Q$ D3 V" [, G& z# G然後你再去想  到底該 怎麼重畫它  才可以降低這些點的
Parastic Capacitance

7 a; x6 w$ Z0 D3 P1 ~! t  [[ 本帖最後由 yhchang 於 2008-1-27 11:13 PM 編輯 ]

breaking622

這是我的電路圖和LAYOUT圖.
0 @0 \7 }% O, V( e
; F* y- i$ n! f* c7 H6 ~& ]
, C0 x" m8 S. _+ b" z我有想要看LPE,不過我看不出來他的排序.

謝謝各位高手給我這麼多建議~~

edengod

看過你的圖了
1.BJT 上線太亂了   3條線  卻拉了很多不必要的線
2.在圖中間 CAP 跟MOS 間的線交錯太多了
3.電路圖跟 layout 是不符的 電路圖的 R 都是1K Layout 一看就明顯差很多
) @5 e: ]$ R, p) `( J. J4.電路圖 也不是正確對的
5.VREF 是哪根線  因電路圖跟 layout 是不符的  是看不出來的
# `6 N6 m7 m0 N) Y" u+ Z  S6.你沒說哪個 RC 不好   我只能猜 VREF
7.我猜VREF 是圖左上 R 出來後又分兩條線的哪根 就圖最上方的哪條線
你就 R1 連到 NMOS Drain 的路經太長 R2 連到 Pmos Gate 也太長
* C6 I5 o9 D) t4 `3 I我認為你標 M2 的為 NMOS M1 的是 PMOS
若上述都給我猜中 哪你要 減少 VREF RC效應  就將R由左邊改到右邊 BJT 接到 R 的線也要改成
. d2 ~, ]! C; [8 }跟現在一樣是靠近的   是不是這樣呢  給我說一下  謝謝

breaking622

1.因為BJT上一些元件是要接在一起的,所以才這樣畫.因為小弟也不知道還可以怎樣去接線.
請問大大有什麼可以建議我去修改的呢?

2.為了要避免圖中間交錯線太多,是否要把整個電路從新排列過呢?
( J) |7 E8 Y8 Z) [/ t" P
2 G2 L- g8 G8 m" K0 M. S3.抱歉,因為真正的電阻值我沒有打上去.因為身邊沒有此電路圖的電子檔,
: _7 K  b1 o/ H所以上面的元件都沒有尺寸.

4.電路圖不是正確的是指??這個電路圖沒有任何功能??

5.VREF是再電阻的第二根
! M' g! N" @; c0 K5 a
6.想請問大大,該怎麼去看他哪一個區塊的RC效應比較嚴重??
1 T, F" @4 v! U* {5 b; m( H  所以小弟我也不知道哪一部分的RC效應比較嚴重.
我知道把它萃取出來去RUN HSPICE之後可以看到一大堆的R值和C值,
不過我不知道該怎麼去找那些是在佈局圖的哪裡.
, ?. I& }/ C* V
; T3 k; T' d, O$ I* _7.我標M2的是 PMOS   M1的是NMOS ,路徑太長我在想把法去把它縮減.
% G6 k' M5 k% q( q) f' J! Q# Y

謝謝大大的解說!!

breaking622

想請問大大~~~~該怎麼看LPE檔裡面的電容排序??

yhchang

做完 LPE 之後    能過LPE就表示LVS也通過了
$ r3 ^8 q* q$ \6 x6 C) C9 L+ ]這時候電路上 你想要看的節點   即使沒有打LABEL 也應該會有流水號
應該會是以 Hierarchical 形式 呈現

* X- ]: f8 _! I% @以Calibre來說  會是這樣的格式

寄生電容編號          節點名稱A                      節點名稱B     寄生電容值                        
c000012345           xsdctl.xyctl.n1n4316       vss               7.66ff
c000012346           xsdctl.xyctl.rba0              vss                8.50ff
" ~3 s  \7 n; e& g! N. K....

1 x) t" `" ?6 J% P這裡的節點AB可以是
可以是某個點對VSS的電容
也可以是兩個點之間的 Couple 電容
/ B) V. B0 t# O7 N3 v$ j: z
不知道這樣有沒有回答到你的問題
如果你去點 你的電路的 Line  應該會出現流水號的節點名稱
4 p: [+ P+ m/ r  l你再去看 LPE檔案裡面有沒有那個節點名稱 對 VSS的寄生電容值

yhchang

抱歉一文多貼   只是我覺得兩篇文章好像都可以用同樣的答案來回覆 ^_^|||

我印象中 Calibre 有三種抽取方式
6 Z& e8 w, R9 g5 z# U% V3 ~0 Q' X
+ d- }" J; ~0 [. G$ J% v1.  Lump
! h" E+ q( V" C$ J9 C& ~. Z) T2. Distribute
3. point to point

+ ?4 j( C6 d7 ^選第二種  第二種是把 節點 用 RC  Pai-model(抱歉不會寫數學符號)的形式表示
) Y! H7 Y9 C9 B6 v; }0 s5 i, E所以會看不到該節點的 total 的寄生電容
1 v  O2 C1 `' o0 V1 b
- {& W2 U4 ~/ Y- M* i選第一種  會把 該點對地的電容算出來  但是電阻會被忽略
選第三種  除了 RC Pai-model之外還會有 couple電容出現.
$ [! s# x) o4 D/ ?0 x
9 e3 x9 W: N& r( {* n1 @- h所以選擇第一種抽取方式 應該是你想要的單點對地的寄生電容  電阻的部份 自己看製程資料的
3 M" c- f8 c9 y7 {: ?9 U! z) X各層的 square電阻 自己model就可以了.
5 f8 S7 M4 O5 D, k; {( Y
+ Y+ z$ D- ^$ W" @, _選擇第一種抽取方式 得到LPE之後   在把電容值做排序
, t0 B5 x( y" I# p: r/ c& p% Esort -n +2  lpe_file  >!  new_file
就可以看到  哪些節點比較 Critical了
自然就會明白 那些節點在連接的時候,  Layout畫得不好.

' M: I: n2 r5 H" C* Q2 ]: g[ 本帖最後由 yhchang 於 2008-1-31 11:03 PM 編輯 ]

minxia.lee

看完了各位的评论，很有收获，有个问题，在dracula中怎么编译lpe文件（command file已经写出，但不知道怎么运行）？

小緯仔

多注意matching還有少用poly來當導線
因為poly的阻值很高

I1121MISSHONEY

多謝大家的分享心得
' m/ J) h. d" e5 q/ V2 }5 ]# w此類資料對我幫助很大
幸虧有你門分享可以讓我學到更多

viasanviasan

蓄短當然是越好；但考量到Noise或Floorplan，而無法避免時，還有些原則:
* ^+ A9 Q, F, I% L6 R- _出circuit的線或稱Pin的width應儘量寬(可與Drain or source端可出METAL相同)，
1 _  [/ o- ?- d6 X  z. e. n- e出Pin後的Path以砲管型Metal逐步加寬!
並可用多層Metal來layout，並在可用的Routing Layer多層次間加入Metal(Overlap layer)，
2 r( D; f" F# z: J# q/ [- X最重要的是，在不同層次的Metal間，打滿VIA(VIA電阻遠大於Metal! 相關RC參數在Design Rule中有資訊)。

lnxmj

dracula 中运行lpe　与运行lvs基本一样．你可以运行一下,看输出文件．