sample hold的電路佈局

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最近在將adc的電路作佈局，而完整電路跑過c+cc後，效能比原先pre-sim掉了1bit，
因此最近將前端smaple-hold amp電路拿來跑r+c+cc的測試，結果輸出結果幾乎failed掉，
" h7 A. u: A% X因此想請問是否我在佈局上擺放位置不好，
2 H# u8 q3 `+ `' Y3 _5 E: Q或是若要降低r的影響該怎樣修改，
能提供點意見。
. H; L5 s; y3 _  i5 m* l. n
  O: c2 E+ }9 j電路圖
6 ~. T9 y' h2 j  T) B! ]

/ Q# ?" _6 {3 O/ G3 _佈局示意圖