sample hold的電路佈局

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最近在將adc的電路作佈局，而完整電路跑過c+cc後，效能比原先pre-sim掉了1bit，
, T3 d! n  I$ B1 G8 c, j/ u因此最近將前端smaple-hold amp電路拿來跑r+c+cc的測試，結果輸出結果幾乎failed掉，
, p2 W$ a8 o7 Y- |5 K: ?% ^因此想請問是否我在佈局上擺放位置不好，
或是若要降低r的影響該怎樣修改，
/ z# Y& U, ]$ |$ Y  V0 w2 E能提供點意見。
# g( R* b  i! n
$ x) o' A& @% _! z  T7 X- r電路圖
, P1 Y$ s( x" U( |3 l7 T" E

$ F: Q; X" ]1 V% M$ C( G佈局示意圖
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