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本帖最後由 lj0113 於 2011-3-27 10:07 PM 編輯 + q$ Y7 ?. K( t& R. T' b
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各位先輩:& R, q- Q* ~4 i
/ |/ F: v" L, H! d6 D8 ~2 i8 N
小子目前在處理一個硬體,合成後其輸出waveform經過reset,然後再幾個clock cycle 其輸出就開始呈現unknow狀態
- E; n2 u, L: l" q% Z; N) j由於這個硬體不是我負責 我得負責把它合成出來....造成我不確定原因是否是rtl亦或是我DC constraints下的不夠好8 M7 ]$ @0 j" S9 L0 j, V7 Z
但我知道有人合成完後,電路是可以function work(不過我實在不太好意思 一直去打擾那人= =)
2 r% X, @# F" \% v* u) F/ H
- X: D! `$ ~9 `" v0 @以前我用類似這樣的constraint去合成比較小的電路都是ok的,目前這個電路真的比較大,所以我在想說百分之百一定是DC這邊constraint設定不好= =" w7 \9 s1 F/ N0 J- V7 n+ F
導致我合成出來的硬體造成輸出都是unknown
. R p0 w3 H( n7 H0 o& L( N; eK了一些資料 但尚未發現一絲一毫哪裡有錯....2 u5 z+ j% Y- m% i
我的constraints大致設定如下東西 使用的製程是TSMC 0.18um:' S4 \* o% ?0 x( |8 c" k
# |9 Y" B! l4 V; C: n& J建立clock/ y8 a3 s. m; f
' L- Q& ^- ^: Z2 d" A3 G! M
set_wire_load_model -name tsmc18_wl10 -library slow1 g- e) i- q. w9 d' N: u; m
set_driving_cell -library slow -lib_cell DFFX1 -pin {Q} [remove_from_collection [all_inputs] [get_ports clk]]3 k. R' @6 b' {' K7 e5 a- J) @
set_driving_cell -library slow -lib_cell BUFX4 -pin {Y} [get_ports clk]
, O# X) E5 @, r: ~- cset_input_delay [expr $clk_in_delay + $clk_in_pad_delay] -clock clk [remove_from_collection [all_inputs] [get_ports {clk}]]: k+ k# P& M9 t! J
set_output_delay [expr $clk_out_delay + $clk_out_pad_delay] -clock clk [all_outputs]- ~ O+ N. k5 i6 g0 Z0 H
set_load [load_of "slow/DFFX2/D"] [all_outputs], q# E( b3 H1 A' y$ l$ i: g
[remove_from_collection [all_inputs] [get_ports {clk rst_n}]] |
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