[verilog]inout port的用法

celadon

當enable==1時，我要送資料進去  input
當enable==0時，將運算後的資料送出來 output
* m- Q, @2 l& }
請問要怎麼怎麼用enable控制inout port?

jerryyao

assign out = (enable) ? 1'bz : data;

sieg70

module bidir_port(oe, clk, bidir)

input oe;   // 即你所寫的oe
) m1 J, q- e5 Z6 a( Y% Q5 Rinput clk;
  g* Z2 c3 ^- M/ ]9 yinout bidir;
& ^5 d) o2 Z; [. R4 T; P# j
wire a;   // 要丟出去的資料
& M2 W: k. i; ]4 Y8 L- D" ureg b;    // 讀資料進來處理的位置


assign bidir = oe ? a : 1'bZ;
' e6 h3 p, I: V
always @(posedge clk)
9 y) A* l2 t: r4 tbegin
8 a# n  }- i- z0 ?  b <= birdir;
8 W* z, H9 S4 ]4 B3 |6 h, Y' d1 jend