SDRAM/DDR PCB Layout怎麼做比較好

TK25

請問SDRAM (或DDR)在PCB layout(for 4 or 6 layer)上有那些layout準則須要注意
! y2 V: Y& c5 G# v才可以得到最好的EMI或noise效果
' |) w0 G- b/ _- D" ?( ]
: i* j0 k: I; o! @/ C4 [0 s) p目前已知的rule:
& \7 ?) `7 n: h, N# D1. 走線等長
& l5 M' Q- r4 n; r$ K9 t/ f   - 每一條走線(Ctrl/Addr/Data)嗎? 還是控制線就好(Ctrl or Ctrl+Addr)?
5 f( n0 q5 x- n7 ^6 x   - 等長的範圍為何? (100mil?)
. e) N4 e7 F( z" \! |2. Clock加粗
   - 多粗? 是否不同頻率, 有不同的寬度規格?
3. Clock包地
3 N6 @7 q8 B; C$ q! ^3 S   - 須要打VIA嗎? 如果要打VIA, 做得到等長嗎?

  {! I- c  D& s/ n1 @1 d( K! p目前做了一片4 layer PCB
SDRAM clock=148MHz
- f6 d$ V9 j& l" ?但整片PCB(包括ground)用頻普都可以量的到148MHz得倍頻
請大家提供一下意見

謝謝

jauylmz

這些東西，不是應該客戶或是Design 要設的 Constraint 嗎
0 M- |! a* n8 E2 p' \這去問一下就可以知道的

masonchung

The drfferent SDR/DDR chip manufacturer has different constraint
This will be the critical design , please take care about it

華雲

另外提供兩點建議：
- P! S% P: ?+ l1.走線層面的規劃，不要有平行走線(串音干擾)
2.Trace線有完整之參考層(完整的銅箔面)

qwertmn

1.DDR RAM上的速度很快，所以每條trace之間的差距不可超過50mil。
尤其是FSCLK+和FSCLK-之間的差距不可大於20mil。
2.除了FSCLK+和FSCLK-之間的TRACE是1:1(SPACE:TRACE WIDTH)，其他的必須是2:1
& l: ~2 }& l3 |3.所有TRACE的總長不可以超過2500mil。

以上這樣解說不知道是否幫你解決呢?

september03

SDRAM 的Clock是single end. DDR 是Differential. 電壓也不一樣, 請問是那一種?
建議你用近場天線去量測是否是從 cpu的SDRAM clock帶出來的還是 cpu本身的memory controller.
( n, S. V/ D$ R' a8 a這樣比較容易下 solution.

semico_ljj

我也来学习一下

robertshen

獲益良多 .獲益良多 .thanks ..............................................