加入T18 IOPAD之後 VSSE的gnd 會短路到所有port

DBL

大家好

在完成晶片的core之後要打上PAD去做靜電防護
; F$ k( r. \: @) B; |5 I
+ H, K4 ?% H3 I8 L; e. z4 R但是我的VSSE PAD的接地端卻短路到所有AIN_18的port

造成LVS驗證顯示短路
: b4 h9 U3 S7 P: X/ g* _
因為用的是TSRI給的library
# M2 W6 C& \4 n9 X
; o9 e& L; O5 e5 O發現他們的AIN_18接口好像會直接短路到ESD的gnd @@(從layout 的佈局圖匡起來的虛線判斷的
9 q" t# s& d% a/ L
' y! m( E( h* f; U6 R9 g6 Q3 b而且製程檔中給的一顆範例layout我也跑不過LVS QAQ
+ K, H/ ~4 v- u: s
/ U, ]% G2 D$ d/ q& I' Y9 O( }$ G是stream in 的時候就有問題了嗎?

2 s0 X$ S$ |: u1 q8 z; W( A請問有人有遇過類似的問題嗎 謝謝大家