模擬OP時close loop出現奇怪的振盪現象

Bookert0921

大家好：

小弟現在在模擬一個Folded cascode two stage的OP
. ?3 Y; E2 h9 n( d其open loop的響應一切正常，增益約為90dB，PM=70度
但是把它接成close loop測試其settling時出現奇妙的振盪問題
% q/ o2 w% G3 T+ f- v/ U) A) q; x已經debug兩三天，實在找不出原因，之前用傳統two stage架構沒遇過這種現象
: I. O6 p0 ?0 \" P' P. `不知道是架構選取的問題，還是有哪些原因是沒考慮到的
- G: R' D, x2 o3 G$ Y. h, Q4 e% ?  e煩請專家們抽空給點意見，謝謝
9 _) y0 d! p- q0 s% ?9 D- G: e
架構如圖:
# L' O4 @5 X& v% D. m
& e: T' n" k, ^+ a) ?# b: t0 [! b4 j
0 O! n. D& x" `其響應如下:
; G& h& l  m" `! a

Zuman

我的理解还是phase marge的原因，这种情况的发生是因为你是用线性区的mos做调零电阻，在扫输入电压的时候，在接近VDD的时候CC与RC（MOS电阻）形成的零点会飘，使得phase marge不够i。你把mos电阻换成普通电阻试试，应该不会有这种现象了~~

arsenal_he

Try increase compensation cap.
Re-run ac sim again while adjusting the input DC point

Bookert0921

您好
3 D' n- ^2 V% X4 `0 |
' |' U1 U3 B: O" e% d$ m8 p我原先的miller cap是4pF, totally frequency response如下
" I5 b+ W9 q, ]

當初一開始就覺得是phase margin有問題，可是怎麼check都不像
當miller cap等於400pF時，這個現象仍然存在，下圖為我打入一個step之後的響應
+ K' D5 a+ ~1 P& f0 J, G( a! E
* |4 b0 N7 G& U. J0 R- L: j/ U
. Z' g. Q; v# ^  O就只是振盪變緩了，可是整體現象仍不變
不知道該怎麼辦~~感謝您的回答

arsenal_he

; z1 k3 C: B7 e' Q
How about set smaller plot step size?
, g' J, Q+ g9 |8 \: g9 [In addition, how did u connect the close loop?

suewe

請問一下，run ac & train分析時，在output端的load是相同的嗎?
奇怪的是，在ac看到至少有100MHz的unit gain band width，怎麼會在train分時，slew rate要10us?

Bookert0921

感謝阿森納與suewe的回應，我的loading cap.都是假設為200fF
您說的將X軸的time step改小我試過了，仍然得到一樣的結果
其電路的接法就如同傳統的unity gain buffer如下
4 h( C& V2 M) d7 ]在vin+端打入0-1.2V(VDD)的信號來測試其slew rate與settling time

很奇妙的是，如果我打入的輸入信號是0-1V就不會有這種情況，如下圖所示
0 Z) i1 D# K6 O7 J  w此時的slew rate就"看似"為正確的

( |' w# Y2 V/ q. W6 W( o但對Y軸zoom in會發現還是有奇怪的振盪信號存在

打弦波去做測試，發現在input為100-MHz時
0 w! T, W% g8 }" ]會有一個很明顯的反轉現象，關於這個我沒什麼sense
打10-MHz或1-MHz的input，輸出也會在某些地方會"措"一下
3 r7 ]- b" h% k. n
% S, a& X% S: S4 s在小弟的認知上，open loop的PM對應到的是close loop的damping factor
大不了就抖一抖，但在PM為正的情況下會越抖越小
3 z5 |7 _1 T; c6 T% F, i% E然而這個現象比較像是在某個點上滿足巴克豪森條件
# Y( J8 B8 \8 Y7 p* {. C+ W能力不夠實在是無解，或許是我電路有接錯也說不定

Bookert0921

以下為我的spice code，煩請有心人士不吝指教
因為有點冗長就用貼圖的
  Z3 y: }) l; Q4 T( J

  u7 d' m2 \9 F+ a* @5 _" l" X5 d

hoodlum

請問樓主你跑AC分析時, 你給的信號輸入DC 是給1.2V嗎???
若是??你的power是1.2V, 輸入DC LEVEL 1.2V 有些
1 \. w: X$ {0 SMOS的操作區間應該會掉出飽和區, 這樣gain應該會掉下來
若不是, 那你的AC分析點並不是你跑暫態的操作點, 這樣你的
頻率響應結果並無法對應到你的暫態響應結果

Bookert0921

我貼code好了，剛剛發現點圖好像除了我自己以外都要錢
" T/ Y3 }9 H2 s8 d4 `真的很抱歉，我不想故意歛財
8 V; ^* v+ F+ R# V3 f; W! J8 a
/ g- N; @% c: a  }1 Q  G5 c以下為第一部分

6 z  @% W1 ]$ F* E.option post accurate acout=0
" F4 \- m2 i6 c  h/ U. ].global vdd gnd!

****** Supply ******
- P+ Y5 I1 ?& t% @6 J  A6 z1 y4 z: `
& |3 `, W3 K5 ?, d' }4 A  U3 q# u" dVdd  vdd gnd! 1.2
Vss  gnd!  0  0
Vin1 vin+ gnd! DC='vdc' AC=1
Vin2 vin- gnd! DC='vdc'
$ O/ V) H7 ~3 ?5 ~; q! a*Vin1 vin+ gnd! DC=0.6 pulse (0V 1V 0 1u 1u 10u 20u)*SR
Vin1 vin+ gnd! sin(0.6 0.6 100X 2ns)
0 {1 J( \$ j# V% b6 e* ~.param vdc=1
**************************************************

: i: M4 }! I" x1 G/ P7 D*bias*

.subckt BIAS vbiasp vcascp vbiasn vcascn

M1        vbiasp        vcascn        nc        gnd!        nch        w=10u l=1u M=1
M2        nc        vbiasn        nd        gnd!        nch        w=10u l=1u M=4
7 z- k) A9 d# J  E5 m" d) [M3        nf        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1
" S# W9 a6 D0 d4 q$ M- B: r# \M4        vbiasn        vcascn        nf        gnd!        nch        w=10u l=1u M=1
. Z. t7 [: b8 H2 P6 `M5        vcascn        vcascn        gnd!        gnd!        nch        w=2.5u l=1u M=1
* H+ B; D; U4 I2 z7 x+ NM6        vbiasn        vcascp        nh        vdd        pch        w=30u l=1u M=1
M7        nh        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
M8        ni        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
M9        vbiasp        vcascp        ni        vdd        pch        w=30u l=1u M=1
  L( T9 G1 K* M( ~M10        vcascn        vcascp        nj        vdd        pch        w=30u l=1u M=1
M11        nj        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
/ }+ _- i2 K: l9 n! W7 ^6 CM12        nk        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1
' A: @2 S7 `" C0 T# l- {M13        vcascp        vcascn        nk        gnd!        nch        w=10u l=1u M=1
M14        vcascp        vcascp        vdd        vdd        pch        w=7.5u l=1u M=1
9 ~6 }  I9 n$ n" W5 h1 fRb        nd        gnd!        2k
2 _  D4 e! w# a1 j$ B  P3 }
7 i) U; j) [, a& Y*start-up*
; \  i; X0 d& l  S5 uM15        vbiasp        nl        gnd!        gnd!        nch        w=10u l=1u M=1
M16        vcascp        nl        gnd!        gnd!        nch        w=10u l=1u M=1
M17        nl        vcascn        gnd!        gnd!        nch        w=10u l=1u M=1
M18        nl        gnd!        vdd        vdd        pch        w=0.2u l=1u M=1

& f! W( C8 g: F) l, i6 H.ends

" E: I3 y7 @1 M5 t7 hXbias        vbiasp        vcascp        vbiasn        vcascn        BIAS

*first stage*
: k0 O; ?0 q  k* d! Y2 ~Mq1        n1        vin+        n3        gnd!        nch        w=10u  l=1u M=10
5 y1 h% H, I% O2 I; S4 Y1 X8 l*Mq2        n2        vin-        n3        gnd!        nch        w=10u  l=1u M=10
1 h$ r5 p' x7 d& I9 B0 |Mq2        n2        vout        n3        gnd!        nch        w=10u  l=1u M=10 *SR test
Mq3        n1        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4
Mq4        n2        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4
2 b; I! k0 q- vMq5        n4        vcascp        n2        vdd        pch        w=30u  l=1u M=1
Mq6        out1        vcascp        n1        vdd        pch        w=30u  l=1u M=1
Mq7        n4        vcascn        n5        gnd!        nch        w=10u  l=1u M=1
: C; b5 F9 [, r" K( m* o0 t. nMq8        out1        vcascn        n6        gnd!        nch        w=10u  l=1u M=1
4 x0 b% ~' R8 S4 tMq9        n5        n4        gnd!        gnd!        nch        w=10u  l=1u M=1
Mq10        n6        n4        gnd!        gnd!        nch        w=10u  l=1u M=1
. c3 D- U2 }2 y7 w, DMq12        vbiasp        vbiasp        n1        gnd!        nch        w=10u  l=1u M=1
Mq13        vbiasp        vbiasp        n2        gnd!        nch        w=10u  l=1u M=1

Bookert0921

以下為第二部分，感謝大家看到這邊
: L2 M& [+ i! `0 y) i
Mbias2        n3        vbiasn        gnd!        gnd!        nch        w=5u l=1u M=13
: o* `/ Y% A  ?* k3 o
$ c$ t# B! C) G# X5 d1 M& }: l' p6 R*two stage*
  C! V  R/ p) z) R
Mt1        vout        out1        gnd!        gnd!        nch        w=10u  l=1u M=6
5 ?4 P, b3 [: w. i! XMt2        vout        vbiasp        vdd        vdd        pch        w=30u  l=1u M=2
! X6 ~( V8 [4 Y! A. P
Cload        vout        gnd!        200f
' h7 J0 w1 \( S5 P, k2 ~
*lead compensation*
Cc        vout        n7        4p
Mc1        n7        vdd        out1        gnd!        nch        w='Wc'  l=0.2u M=1
3 `% Y' k, t# H*Rb        n7        out1        'Rb'
.param Wc=0.8u
( J1 a' F- G1 ~! P- r! k
****** Analyplysis ******
.op
*** DC ***
*.dc vminus 0.59 0.61 0.001
7 z  B% D. _9 ]; V4 \) j# ^+ |+ y' ?*.measure dc        Input-Offset        FIND        v(vin-)        WHEN        v(vout)=0.6       
*** AC out ***
*.ac DEC 100 1 200X
+ @$ v8 a$ j0 j  z2 F; Q.measure ac         Unit_gain_freq         when         vdb(vout)=0
% ?5 n0 d' f' b( A  f9 ~.measure ac         phase         FIND         vp(vout)        when vdb(vout)=0
0 v, a+ s$ m6 s  R+ Q) Q.measure ac         gainmax         MAX         vdb(vout)
.probe ac PM=par('vp(vout)+180')
! S9 f; ?, A1 {3 `.probe vdb(vout)
; W. J5 }" |, M$ s  g.probe vp(vout)
.temp 27
*** Slew Rate ***
.tran 1n 2u *100u
2 G$ u* c  t% ^' J*.measure tran UPSR DERIV v(vout) AT=0.5u
*.measure tran DNSR DERIV v(vout) AT=1.5u
; ]# v& L4 E) }3 X
( |; ?7 i/ z. L$ o! @.end

arsenal_he

You opamp is not rail2rail in or rail2rail out, and even for 1v application, still you need to decrease the vdsat of your current sources

e2000

看起來是你第二級那邊有問題，一般的摺疊疊接怎麼跑都沒有這問題
1 s: e7 u) V& f. I. n% H不然試看看把把L調整一下，不知道你是不是因為要衝增益或是計算方便才把L調這麼大

dennishsu123

檢查一下bias ckt 的 vbiasp vbiasn 波形是否為一常數值

li202

VDD才1.2V,
輸出端又是class A, 怎麼能夠讓你跑rail to rail??
5 U2 N- c$ B+ {# KVin能到0V也是大有問題,輸入端也不是rail to rail,
3 d( \$ C4 d2 x1 g. P3 E: y  `Vin=1.2V的相位失真應該是在輸出端, 因為早就失去它飽和區的操作~~
% f  Q3 T, _/ ~) oAC沒有問題是因為你的輸入偏壓點DC=0.6V,當然合乎她的工作範圍
; i+ {4 [( A* N  [  `5 |用sweep的方式,DC=0~1.2V,你就會發現哪些偏壓點的相位失真了

* T8 a# \, W" }) B2 m& u; l這是新新手常出現的問題

Bookert0921

9 ~" N( m$ J1 J% y, g% W" |
我後來debug出來了，跟大家分享一下，以下先回應各位大哥的問題
6 h) z" y# |& ^4 \* o1 W期望可以學習到更多的東西
1 q4 s7 y7 E  l1 t1 x  n
回應阿森納大
0 |- E! x2 n8 {! f% I  r就算input不是rail to rail，其整體操作打0-VDD的方波在接成unity gain buffer還是可以達到應有的輸出
8 ^, P) m8 c% W, F6 u" t只是在那時並非操作在電晶體該存在的區域，所以速度會呈現像是e^-1次方緩慢成長而非線性增加
以下圖為例，是一個PMOS input的two stage OP
1 _0 i/ t# a! W( L' x/ x
- r" G% |; _8 b8 V當Vin+端為VDD時，電晶體關掉，而Vout逐漸上升
( Q. U8 m2 h& ?" S% ^左邊Vin-那顆電晶體也逐漸關掉，但相較於右方輸入級接到的是絕對VDD的值
左邊電晶體關掉但因為Vout還沒等於VDD所以subthrethold leakage會比右邊的大
4 b* G, F* x' b, {% J* q' @最後逐漸將他充到接近VDD而完成一次buffer的操作
& f: @* c0 ?( I5 j: Y6 ~# P3 k
而輸出端是rail to rail吧！輸出為零時把下方NMOS壓到triode region輸出VDD時電流源自己triode
' ?; }2 o8 |8 ^& \我之前在模擬一般的two stage OP和gain boosting OP時打方波進去都是OK的

1 W/ a1 x1 [! K# d; S" ~回應e2000大
) Y/ Z" L, M; ^  M; Nchannel length是為了在低壓下實現出高增益的放大器
3 W4 K! w: W+ t# A1 W主要是因為之後要做的DAC大概估了一下gain error導致的nonlinearity而算
5 U! T- ~6 _5 m$ Y( \速度上的考量是還好，重要的是精確，所以當時才會以length為1下去做設計

Bookert0921

回應li202大
( I$ m& J- b6 U5 `# Z& S8 {輸出端肯定是可以跑0-VDD的，雖說是class A操作，在大信號的操作下
) _( I4 j/ V8 [$ W仍然有辦法把電流源hold住或者把它全部導到地
6 r7 J4 n! t6 A2 W而針對你所說input DC位準在1.2V下其他電晶體會跌出saturation
我有不太一樣的看法，一般來說NMOS input，在意的是common mode的下限
而PMOS要注意的是common mode的上限，對NMOS input而言
只要操過那個點之後電路都會維持在saturation region
而會改變的是電流源的drain端voltage，但那只會讓電流源更加的deep saturation
  w" G) `9 N! x: Z( D4 T所以應該不會造成其他電晶體跌出saturation外
% I+ r/ n) q  o* n' Z9 i- S而輸入端rail to rail我在前面回應過阿森納大，我認為輸入不是rail to rail沒關係
若有rail to rail的方波打進來，接成unity gain buffer後只要輸出可以rail to rail即可呈現

Bookert0921

後來這個暫態的問題我自己的發現是因為folded cascode這個獨特的架構
* c" h+ F$ c& G8 X+ p/ k. ]  o如同B. Razavi AIC的p.333和Martin的p.268，我把圖抓出來如下所式
當Iss>Ip時會潛在性的造成電路有不穩定的可能發生，我當初設計時有加入clamp transistor(圖上沒畫但code裡面有)
( }; Z/ L% ^) h
* E! |6 ?0 b2 ]" t但是因為folded那級的電流太小，以致於NMOS的drain端遭受很大的暫態
所以我就加入.ic去看該點電壓在何時會導致不穩定，在將folded那一級的電流給加大
如同書上所講，當Iss=Ip似乎是個比較好的設計，這是我這次學習到的教訓

8 s1 f6 ^+ M  j& b4 ?; |$ s1 [0 [如果覺得小弟哪邊觀念不對，希望大家不吝指正
電路設計就是需要被大家教訓一下，才會刻苦銘心
+ j2 U& P; S( ?4 M: {0 k以上，謝謝大家

semico_ljj

回復 17# Bookert0921
4 y8 F8 M: o3 @  H4 x我觉得可能不是这个原因造成的！

chungming

your input command mode rage is 0 to Vdd - (Vsg1+Vdsat5)
output command mode range is Vdsat7 to VDD-Vdsat6

6 F) R2 D9 B& O; |. J" dif this opamp is connected as unit gain buffer,
then the input & output command mode rage will be the same as vdsat7 to Vdd - (Vsg1+Vdsat5)
- z+ a2 C+ B- r( M, ^! ]+ l
don't trust simulation too much !
$ A7 S# ~# M+ sIf you really want to design a real world opamp.

Bookert0921

謝謝chungming大的回應
) t# Y# b( \' ~$ I. a5 ]可以請問一下，考慮上述in/out common mode的情況下
, Q* v- F4 l8 {接成UGB為何在模擬上仍可從follow input的方波從0-VDD