請問任意餘數產生器要如何設計 - [懸賞 RDB 10 元]

masonchung

Verilog " % "餘數運算 無法合成硬體
7 h1 T9 I- N: O+ N, l有人知道可合成的"任意餘數產生器"要如何設計嗎?
亦即求 X % Y (Y的值不固定,X ,Y均假設小於128)

[ 本帖最後由 masonchung 於 2007-1-25 02:42 PM 編輯 ]

tommywgt

如題, 所以使用除法器就行了
: \' B+ w  z( A4 ^9 n在fpga的tool都有內建不用錢的lib
在dc下可以呼叫design well的除法器
想自己寫的話有二個方法你可以試試看 1)長除法 (就是國小敎的那個除法數學) 2) Radix-4除法器

以上的方法我都有試過, 你也可以試試看, 一定可行的, 試完要給RDB哦!

masonchung

恩,我可能沒說明清楚
重點是=> 除數(Y)是個不固定長度(每次計算要能調整bit數,可能因外來條件而變)
. V! W* g; ?! d4 w; C這樣的(餘數產生器)除法器可以寫的出來嗎

[ 本帖最後由 masonchung 於 2007-1-30 10:08 PM 編輯 ]

tommywgt

如題, 我可以再補充多一點:
自己寫的話我還是建議: 1)長除法 (就是國小敎的那個除法數學) 2) Radix-4除法器

0 e# |( @( I9 x3 C( W( E在synsizable的code不可能故意寫很大的code等著用, 所以呢, 我這先提出二個方案
1)
! r1 ~. M+ }: H" z2 Y" v7 p在verilog下有個東東叫'define
在vhdl中有個東東叫constant的
透過宣告來知道word legth
2 D; s! \: i& K" t一定可以的
. a/ F# w. V5 ^* k
2)
8 V( ?7 _, T) @: I2 x9 k, \6 l在使用這個自己寫的lib時用generic (vhdl)或parameter (verilog)傳入長度, 在code裡就可以判斷了
1 w* F1 D) q  Z4 N
這時for跟while這些不常用的指令就很好用了, 而且一定可以合出真正的硬體的

masonchung

對了請問一下用for 迴圈去做
: f8 D. i* C6 `% w  m這樣如果除數(Y)有(7~1)個bit可變化
( b8 V! b9 F7 y8 N7 n是不是會產生7個除法器 (7bits DIV,6bits DIV,...,2bits DIV,1 bit DIV)?
: |' @, j- S1 w7 V* H" F& h還是128個除法器?
/ r1 }6 E8 o; C. N: H0 m) m- _7 ?有無更省gate count的做法呢?

tommywgt

在二進位的長除法其實只有比大小而已
用FOR去比的次數就是你的被除數BIT數(不是除數喔)而不是每一次都產生一個完整的除法器

4 t. {. B; ~7 H# }長除法做出來後你可以試一下RADIX-4除法器, gate count比較小, 速度也比較快...

tommywgt

這個問題還是沒有解決嗎???

masonchung

謝謝 tommywgt 大
我想出長除法的code囉