lvs dummy忽綠問題

jack846972

各位版大好 有個問題困擾小弟很久了
在layout做dummy時 已將D,G,S,B
接在一起，而lvs就還是顯示錯誤!!
是只能在.SP裡把DUMMY考慮進去嗎?
! _+ ]  S  \0 V  C: @還是有其他的方法?

motofatfat

有阿 卡利博 中  利用 unuse filter 設定 把
3 ^7 O  h  j+ C3 MDGSB 的MOS 接一起的
RES 2端　接一起ㄉ
3 U) V. i! U+ b) y3 S8 _1 }' {CAP 2ＰＩＮ　接一起的
過濾掉

leo911759

我推想你或許是浮接而已。

接在一起後請把他接到附近Guard Ring的電位。

抑或是附近MOS的Body端。
! ]( W$ ?; l) ~& ^/ c% H* s
這樣LVS就不會看到那顆MOS了

lchuang

D、G、S、B接在一起的話，接線要接到MOS的B也就是substract......
! G. m' o/ d7 Q0 X' N
並不是單單的空接就好，另外就請你自己在cdl檔加上那些dummy MOS吧~~~

laohuchiren

[/quote][quote]我推想你或許是浮接而已。

接在一起後請把他接到附近Guard Ring的電位。
3 ^3 Z; V. }4 o  R! U0 s& `3 L
% e! i/ M+ C3 _& s抑或是附近MOS的Body端。
7 ]7 b& o4 g( z) N9 z
' m- O* \2 [/ x7 O1 z& J這樣L ...
[size=2][color=#999999]leo911759 發表於 2012-2-8 03:58 PM[/color] [url=http://bbs.innoing.com/redirect.php?goto=findpost&pid=167181&ptid=11825581][img]http://bbs.innoing.com/images/common/back.gif[/img][/url][/size][/quote]
7 R8 a2 M% S9 w這樣子接和浮空接哪種好一些呢？有什麽原因嗎？

leo911759

事情是這樣的，要首先了解LVS工作原理。

" a7 O# y$ c6 n9 y$ M9 \LVS是將schematic轉成netlist，將layout轉成netlist。
2 \: n/ P  E( {$ V, g
再將兩個netlist進行比對。

9 {3 ?  e! ~! W: q# m浮接Dummy Cell的layout轉成netlist會有Dummy Cell以及浮接的節點。
; P& G0 ]& p2 \5 l+ [$ U/ `; {* O2 }
! _% _7 M6 o3 D+ \. D這在比對下，LVS就找不到在schematic中有匹配的元件。
" p3 n, d0 T+ e0 y/ ?4 }
6 b+ K; c' w% ?8 D9 ?: ?而全部接在一起在接地或接BIAS，

就像是電阻、電容或是其他元件節點都接在一起一樣，會視為看不見。

omp61205

在LVS中SETUP OPTION裡有一個GATE的選項裡面有關於使用DUMMY排錯的問題把他勾選
$ T  G( ?5 b( i- m  q$ `& z  k3 F& d' _LVS就可以過了  不過的原因是因為LVS偵測到他浮接了

yjie62

有学习一个知识点不错

liu.leon

????奇怪ㄟ~~板大發文說"在layout做dummy時 已將D,G,S,B接在一起，而lvs就還是顯示錯誤!
* p# q1 T5 `. ~: k; w
從沒說浮接阿!!!  
, Z1 D& h) I: i, D3 Z
. y  X5 Y/ B& }9 L: V在LVS command file 加
$ a, i$ a. |; o  @2 A0 dLVS FILTER UNUSED OPTION AB

就可以囉