請問layout後的電流

bernie820

您好
' H) j- N$ X8 X5 r: t0 ~9 h
- R4 M6 h# z' ~我設計完一顆opa(cascode_opa)
7 D9 t+ |2 b  N; o) _% Kpre_sim時，輸入端上方的主電流是40uA
差動端電流各20uA
+ w. H4 o# C$ G) _- [, F
但是pro_sim後的主電流卻變只剩10uA
4 j* Q8 |  S" ?5 w: v. @差動端只有2.5uA
; |! S* o) _" W; v- G" M$ `) w
請問這是layout上的問題嗎?
po一張部份圖請教各位!

下面是差動開關
# ~7 E' Z! `. f' M8 V, y上面中間是主動流源

ONLYFLYSKY

那RE LAYOUT吧，POLY當導線是可以，但是用在OP，，考量點會不同，還有蠻多可以改善的。

dendeicide

不知道你有沒有電路圖跟他的size

% T; j. W' Y5 u9 }9 @( t* a/ d, g有的話可以貼起來，小弟實力還不夠，

6 j( c+ v! c7 ^; Z+ r需要電路圖跟他的size才可以做一些比對，謝謝。

bernie820

那RE LAYOUT吧，POLY當導線是可以，但是用在OP，，考量點會不同，還有蠻多可以改善的。 ...
9 w- ]9 m3 B$ K3 y+ g: [6 y5 eONLYFLYSKY 發表於 2011-5-6 06:37 PM

& `. _0 ?$ N( H$ v9 r8 S+ R
您好

一開始沒有注意到我用到poly連
7 d0 {8 M& R2 J- |# n
但後來我把gate端的地方改用metal連接，可是好像沒有比較好耶!
1 n& ^/ ~5 c' \1 h% D結果是一樣的~
: a2 m* Q% R8 g% l3 Z7 a5 B
/ A9 G. ]) o  d8 V" Q' x4 N" Y3 O/ Z可以給個建議嗎?(應該不至於會差到這麼大)

而這種layout排法我是參考一本交大電資，所教導的佈局方法!

h2off0202

你好小弟不是RD,我認為LAYOUT影響的不大
不過看一下LAYOUT我覺得可以把GUARD RING上端處加粗畢竟從MOS的角度來看若是希望MOS DRIVERING能力夠強,則會加大他的WIDTH
$ Z7 O4 c- f" _' ?$ [1 B3 T但是光加大MOS,但源頭不夠粗相對IR DROP則也會比較大,若還是沒差很多看你LAYOUT並沒有其他會影響結果很大處

以上是小弟的淺見,若沒幫助還請見諒

h2off0202

抱歉剛英文打錯是driving 不是drivering

% E( C) B8 D+ c/ q  e% PRD給我的觀念
7 e+ b4 P! t3 Y
6 S3 R6 O( a* _2 ]6 y2 l7 {->GATE不吃電

bernie820

抱歉剛英文打錯是driving 不是drivering
* q. J2 N& }9 h9 e0 u2 c6 p
3 S, p# n8 w/ n/ WRD給我的觀念
4 `- B/ j9 N  P/ i6 T0 N
( O0 F6 E, W/ Q->GATE不吃電
h2off0202 發表於 2011-5-9 05:18 PM

; b( }3 l6 M3 \8 I. t

您好
  x5 W4 g$ a7 B# d1 v6 |& q
所謂的不吃電是指不吃電流是吧?
這個我清楚
6 i$ t+ y5 _6 _: F9 q$ o) S& i
所以說再prosim時vdd就要加大來試嚕?
) Y% {8 ^; \5 P) E1 p我試看看!
% K, z& p" x! V0 Y8 l5 y3 i9 F! [
' m: O# i/ c7 r% n' D& u目前正改架構
- ]& E: g2 }: w, M4 |" a. Z3 v# m
- z, _- K+ Y7 C3 f8 Y- C" w4 I( I謝謝您
若有更新的想法也麻煩您

shkao0201

不Match  容易受製成變異影響

bernie820

回復 8# shkao0201


# @' O; B) L$ C) x4 j

/ W- O6 v. _6 u1 I& N* r0 O    可是我現在的問題是layout後的電流變好小!

chone1205

Power 是否給足夠?Routing Metal Width 足夠嗎

ONLYFLYSKY

回復 4# bernie820

1 J$ V) v7 w, |/ G2 H  e
& T- `- C5 X1 m" ~/ ]7 V2 |! g3 F0 l    嗯，說真的，
, x0 u# E+ g; ~該要圍的地方沒圍，\
, N) y  v1 g- c, E重要的結點是否將電流供應量考慮進來，--->線經大小影響你的輸出/入電流，
! ~4 ?: p  f+ W- l: n) y% [電源供應量是否足夠，

" a9 d2 Z+ }4 p拿到的參考資料是多久之前的資料，
參考資料是否符合目前您所用的製程，
* N, F- R2 M/ W0 I, q6 s
對於目前使用的製程，所選用的材質參數是否有考慮進來。

/ Q2 u" g8 c% i: _: U5 Q1 @' t9 N請再付上您的電路圖。
3 O* x, p3 [  n! ~. ^- i& L% \% {
以上觀點，參考看看。

ONLYFLYSKY

回復 6# h2off0202

) n6 b* Q+ u+ S$ z) t3 d
  I. c' }- l/ p3 @; m    您的講法有誤點，
: e$ N' e# C5 g( q) l
POLY不吃電，那意思是用POLY當電阻時也不吃電囉，那POLY電阻畫大畫小都沒有差囉。
  k, \  A$ P/ J- C: Z
POLY電阻是會吃電的。

不吃電是指，當MOS元件在不導通時，SD間經過的電流受到GATE的控制而不會有所謂的能量的消耗，而對於大元件的MOSPOLY的阻值是有一定程度的傳導速度影響，要怎麻解決請照一般的COMMAND SENCE來解決。
( K  d; n1 q" v) F1 G$ Y  k
/ m* @+ e0 a; I吃電，這名詞，我的感覺並不是單指所謂的電流或電壓，而是能量，P=V*I。----->這基本電學有教。

spring30467

我也覺得power 太小 能不能鋪上一片VDD去跑post-sim

930709

你的製成是什麼的阿?很不一樣ㄟ!!

930709

謝謝大家的分享!!小弟會虛心受教!!

liu.leon

你的METAL 有二層可以畫~~所以在上面一排SOURCE 端鋪METAL2 接POWER,要粗最好是MOS WIDTH 的一半
* L8 R; ~! t( D3 b  K; ?
1 [) w* a" y6 d/ Y9 [下面那一排MOS OUTPUT鋪METAL2輸出,一樣是MOS WIDTH 一半
' o# N0 f" Q& @5 J) ]9 Y
# Z( J# }2 x6 T4 l: j. p" e試試看~~