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本帖最後由 weilun_1016 於 2023-10-6 12:29 AM 編輯 4 y, E0 D- o9 x( G: R3 P& b
, T# F8 ~( y9 T" h4 D各位前輩好- ^, K) L. E7 ~
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小弟最近在畫layout碰到一個問題,遲遲無法解決,因此想上來詢問各位前輩的意見4 I- o5 \, p# B( T& R, [
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小弟用的製程是 TSMC 0.18UM CMOS HV MIXED SIGNAL BASED BCD GEN2 SALICIDE
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在畫layout時有使用到 P+ Poly resistor w/o Silicide的電阻,而且都是直接用tsmc他們的PCELL$ l- }7 `" ~* M2 c- A
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但跑LVS時,layout轉出來的netlist檔卻沒有這個電阻,所以一直有missing instance的情況1 [4 G& t* b( h1 V% L0 s
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以下有幾點我有先確認過,因此才推測是不是layout認不到w/o Silicide類型的電阻:% r, d. g' `4 ^8 |' m3 p
& n+ ~$ e& N6 n* K- U$ F1.用w/o Silicide的電阻時,跑LVS時,layout端會有missing instance的情況;一旦改成w/i Silicide的電阻時,LVS即可通過→排除接線問題
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2.在layout中將所有PCELL內所有w/o Silicide的電阻叫出來,跑LVS時,layout端都不會有Unmatched的元件
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我也有去看LVS Rule的檔案,知道這兩種電阻只差在有沒有RPO Layer (Non-salicide OD Area Definition),也確認PCELL內都包含了應該有的Layer/ o1 z5 @0 z' L4 k0 U7 G4 t% d* k
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若是自己按照LVS Rule定義的layer去畫電阻,就會變成在還沒覆蓋RPO Layer時,layout認的到它是w/i Silicide的電阻[PS],
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一旦在原有w/i Silicide的電阻覆蓋RPO Layer,就missing instance了。
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請各位有經驗的前輩能提點一下小弟,要怎麼解決這個問題,已經被困了好幾天了. `( \. B. y) i$ x. d- I$ K4 |1 @* u
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